一种精细线路的双面板制作方法与流程

本发明涉及柔性电路板的技术领域，特别是指一种精细线路的双面板制作方法。

背景技术：

随着电子产品的高速发展趋势，作为元器件支撑体与传输电信号载体的柔性电路板也逐渐朝向微型化、轻量化、高密度与多功能化发展，因此，对柔性电路板的性能提出更高的要求，特别是线路要求越来越精细，线路的制作能力受限于铜层的厚度，铜层厚度越薄，可制作线路越精细，而市场上常规铜箔的铜层厚度为12μm，因线路板的孔铜一般有8μm以上要求，经钻孔镀铜后面铜一般达到22μm以上，以此面铜制作线路，最小线路制作能力为45/45μm，已无法满足越来越精细化的线路要求，如35/35μm、30/30μm的精细线路，而近年来发展的msap工艺，工艺难度高且设备、材料、药水等投入成本极高，因此，在现有线路制作工艺的基础上，对精细线路的研究优化改善成为更为经济及迫切的需求。

有鉴于此，本设计人针对柔性线路板的精细线路制作工艺上未臻完善所导致的诸多缺失与不便深入构思，且积极研究改良试做而开发设计出本发明。

技术实现要素：

本发明的目的在于克服现有技术的不足，提供一种精细线路的双面板制作方法。

为了达成上述目的，本发明的解决方案是：

一种精细线路的双面板制作方法，工艺制作流程如下：

步骤a：基材下料，基材为pi材料，基材的厚度≥20μm；

步骤b：镭射钻孔，将基材进行镭射钻孔，最小孔径≥25μm；

步骤c：等离子处理，等离子处理基材孔内残胶和清洁基材表面；

步骤d：真空溅镀，在基材的表面和孔内真空溅镀上一层导电介质层；

步骤e：第一次镀铜，在基材的表面及孔内的导电介质层上镀上一层薄薄的第一镀铜层，使基材的表面及孔内具备超薄的基底铜；

步骤f：第二次镀铜，在第一镀铜层的基础上进行加厚镀铜得到第二镀铜层，第二镀铜层的厚度依产品孔铜及细线路制作厚度要求，使基材的表面及孔内具备产品所需的孔铜及细线路所需的面铜；

步骤g：微蚀处理，在铜表面进行微蚀处理，微蚀粗化和清洁铜表面，提高铜表面与干膜的结合力；

步骤h：真空贴膜，在铜表面上真空压合干膜，干膜的厚度10-20μm；

步骤i：线路曝光，将线路图形曝光转移到干膜上，采用ldi曝光机曝光或平行曝光机和玻璃菲林曝光；

步骤j：干膜显影，将干膜图形显影出，显影点为50-70％；

步骤k：蚀刻脱膜，真空蚀刻去除无干膜覆盖处的第一镀铜层和第二镀铜层，然后脱膜去除干膜层，显现出线路初步图形；

步骤l：闪蚀，闪蚀蚀刻去除非线路区域，将线路图形完全蚀刻出。

进一步，步骤b镭射钻孔中，最小孔径为50、75或100μm。

进一步，步骤d真空溅镀中，导电介质层为镍、铬、铜、钛、铝、钯或镉。

进一步，步骤d真空溅镀)中，导电介质层厚度为100-300nm。

进一步，步骤e第一次镀铜中，第一镀铜层的厚度为2-4μm。

进一步，步骤f第二次镀铜中，第二次镀铜层的厚度为6-8μm，两次镀铜总体面铜厚度为8-12μm。

进一步，步骤f第二次镀铜中，二次镀铜总体面铜厚度为9μm或12μm。

进一步，步骤h真空贴膜中，干膜的厚度为15μm，干膜解析度≤30μm。

进一步，步骤l闪蚀中，采用的闪蚀药水包含有蚀刻抑制剂，蚀刻抑制剂主要吸附在线路的顶面及侧面，线距处没有吸附或少量吸附蚀刻抑制剂，在闪蚀过程中，线距处的导电介质层被快速蚀刻去除，线路的顶面及侧面因有蚀刻抑制剂保护被微量均匀蚀刻，得到所需的精细线路。

进一步，本发明一种精细线路的双面板制作方法，还包括设置在步骤j之后且位于步骤k之前的步骤m烘干和步骤n等离子处理，步骤m：烘干，烘干板子上水分，烘干温度80-120℃，烘干时间15-45min；步骤n：等离子处理，等离子处理去除线距处干膜根部边缘残胶，改善蚀刻时线路毛边不良，提高线路精度。

采用上述方案后，本发明采用在pi基材上镭射钻孔，最小可以镭射钻孔25μm孔径，在pi基材孔内及表面先溅镀上导电介质层，在导电介质层上镀上一层超薄的第一镀铜层，使基材的表面及孔内具备一层超薄的基底铜，第二次镀铜在第一镀铜层的基础上加厚镀上第二镀铜层，两次镀铜使基材的表面及孔内得到产品所需的孔铜及细线路所需的面铜，分二次镀铜，工艺条件分开别控制，第一次铜铜确保导电介质层不被损坏，在第二镀铜时可提高镀铜效率，可以依产品要求灵活得到所需的面铜及孔铜；采用微蚀处理和真空贴膜工艺，提高干膜与铜面的结合力；采用ldi曝光机曝光或平行曝光机和玻璃菲林曝光，完成精细线路图形转移；采用真空蚀刻工艺，完成线路初步图形，改善蚀刻时水池效应，提高蚀刻因子；采用闪蚀工艺，采用含有蚀刻抑制剂的闪蚀药水，蚀刻抑制剂主要吸附在线路的顶面及侧面，线距没有吸附或少量吸附蚀刻抑制剂，在闪蚀过程中，线距的导电介质层被快速蚀刻去除，线路的顶面及侧面因有蚀刻抑制剂保护被微量均匀蚀刻，改善线距导电介质层蚀刻不净或线路根部蚀刻过度现象，提高精细线路制作能力；进一步，在显影步骤后，采用烘干和等离子处理工艺，除去干膜根部边缘残胶，改善蚀刻时线路毛边不良，提高线路精度；采用本发明可以制作蚀刻因子≥5、线宽线距35/35μm、30/30μm的精细线路。

附图说明

图1为本发明的一种实施例的工艺流程图；

图2为本发明基材的结构示意图；

图3为本发明步骤b(镭射钻孔)后的结构示意图；

图4为本发明步骤d(真空溅镀)后的结构示意图；

图5为本发明步骤e(第一次镀铜)后的结构示意图；

图6为本发明步骤f(第二次镀铜)后的结构示意图；

图7为本发明步骤h(真空贴膜)后的结构示意图；

图8为本发明步骤j(显影)后的结构示意图；

图9为本发明步骤k(蚀刻脱膜)后的结构示意图；

图10为本发明步骤l(闪蚀)后的结构示意图；

图11为本发明另一较佳实施例的工艺流程图；

图12为图8中x处显影后干膜根部残胶的示意图；

图13为图8中x等离子处理干膜根部残胶后的示意图。

具体实施方式

为了进一步解释本发明的技术方案，下面通过具体实施例来对本发明进行详细阐述。

如图1所示，本发明是一种精细线路的双面板制作方法，工艺制作流程如下：

步骤a：基材下料，基材1为pi材料，基材1的厚度≥20μm，如图2所示；

步骤b：镭射钻孔，将基材1进行镭射钻孔，最小孔径≥25μm，如图3所示；

步骤c：等离子处理，等离子处理基材1孔内残胶和清洁基材1表面；

步骤d：真空溅镀，在基材1的表面和孔内真空溅镀上一层导电介质层2，如图4所示；

步骤e：第一次镀铜，在基材1的表面及孔内的导电介质层2上镀上一层薄薄的第一镀铜层3，使基材1的表面及孔内具备超薄的基底铜，如图5所示；

步骤f：第二次镀铜，在第一镀铜层3的基础上进行加厚镀铜得到第二镀铜层4，第二镀铜层4的厚度依产品孔铜及细线路制作厚度要求，使基材1的表面及孔内具备产品所需的孔铜及细线路所需的面铜，如图6所示；

步骤g：微蚀处理，在铜表面进行微蚀处理，微蚀粗化和清洁铜表面，提高铜表面与干膜的结合力；

步骤h：真空贴膜，在铜表面上真空压合干膜5，干膜5的厚度10-20μm，如图7所示；

步骤i：线路曝光，将线路图形曝光转移到干膜6上，采用ldi曝光机曝光或平行曝光机和玻璃菲林曝光；

步骤j：干膜显影，将干膜图形显影出，显影点为50-70％，如图8所示；

步骤k：蚀刻脱膜，真空蚀刻去除无干膜覆盖处的第一镀铜层3和第二镀铜层4，然后脱膜去除干膜层，显现出线路初步图形，如图9所示；

步骤l：闪蚀，闪蚀蚀刻去除非线路区域即线距s处的导电介质层2，将线路图形w完全蚀刻出，如图10所示。

进一步，步骤b(镭射钻孔)中，最小孔径为50、75或100μm。

进一步，步骤d(真空溅镀)中，导电介质层2为镍、铬、铜、钛、铝、钯或镉。

进一步，步骤d(真空溅镀)中，导电介质层2厚度为100-300nm。

进一步，步骤e(第一次镀铜)中，第一镀铜层3的厚度为2-4μm。

进一步，步骤f(第二次镀铜)中，第二次镀铜层4的厚度为6-8μm，两次镀铜总体面铜厚度为8-12μm。

进一步，步骤f(第二次镀铜)中，二次镀铜总体面铜厚度为9μm或12μm。

进一步，步骤h(真空贴膜)中，干膜5的厚度为15μm，干膜解析度≤30μm。

进一步，步骤l(闪蚀)中，采用的闪蚀药水包含有蚀刻抑制剂，蚀刻抑制剂主要吸附在线路l的顶面及侧面，线距s处没有吸附或少量吸附蚀刻抑制剂，在闪蚀过程中，线距s处的导电介质层2被快速蚀刻去除，线路l的顶面及侧面因有蚀刻抑制剂保护被微量均匀蚀刻，得到所需的精细线路。

如图11所示，本发明一种精细线路的双面板制作方法，还包括设置在步骤j之后且位于步骤k之前的步骤m烘干和步骤n等离子处理，步骤m：烘干，烘干板子上水分，烘干温度80-120℃，烘干时间15-45min；步骤n：等离子处理，等离子处理去除线距s处干膜根部边缘残胶51，改善蚀刻时线路毛边不良，提高线路精度。

采用上述方案后，本发明采用在pi基材上镭射钻孔，最小可以镭射钻孔25μm孔径，在pi基材孔内及表面先溅镀上导电介质层，在导电介质层上镀上一层超薄的第一镀铜层，使基材的表面及孔内具备一层超薄的基底铜，第二次镀铜在第一镀铜层的基础上加厚镀上第二镀铜层，两次镀铜使基材的表面及孔内得到产品所需的孔铜及细线路所需的面铜，分二次镀铜，工艺条件分开别控制，第一次铜铜确保导电介质层不被损坏，在第二镀铜时可提高镀铜效率，可以依产品要求灵活得到所需的面铜及孔铜；采用微蚀处理和真空贴膜工艺，提高干膜与铜面的结合力；采用ldi曝光机曝光或平行曝光机和玻璃菲林曝光，完成精细线路图形转移；采用真空蚀刻工艺，完成线路初步图形，改善蚀刻时水池效应，提高蚀刻因子；采用闪蚀工艺，采用含有蚀刻抑制剂的闪蚀药水，蚀刻抑制剂主要吸附在线路l的顶面及侧面，线距s处没有吸附或少量吸附蚀刻抑制剂，在闪蚀过程中，线距s处的导电介质层被快速蚀刻去除，线路l的顶面及侧面因有蚀刻抑制剂保护被微量均匀蚀刻，改善线距s处导电介质层蚀刻不净或线路l根部蚀刻过度现象，提高精细线路制作能力；进一步，在显影步骤后，采用烘干和等离子处理工艺，除去干膜根部边缘残胶，改善蚀刻时线路毛边不良，提高线路精度；采用本发明可以制作蚀刻因子≥5、线宽线距35/35μm、30/30μm的精细线路。

上述实施例和图式并非限定本发明的产品形态和式样，任何所属技术领域的普通技术人员对其所做的适当变化或修饰，皆应视为不脱离本发明的专利范畴。