一种双向去毛刺电路的制作方法

1.本发明涉及集成电路技术领域，具体涉及一种双向去毛刺电路。


背景技术：

2.在电子产品中，经常会对一些芯片内部的状态进行检测，随后依据这些状态信息对芯片进行各种恰当的控制和保护，比如各种过温保护、过压保护、过流保护、欠压保护、短路保护等。而由于芯片外部或内部会天然地存在一些噪声或其他扰动，会使得被检测的信号上面会不可避免地叠加了一个些噪声信号，有时会使得被检测的输出状态信息来回翻转，这样需要对状态信息进行一个去毛刺处理，从而滤除各种干扰源对检测状态的影响。
3.传统去毛刺电路大多为数字型单边去毛刺电路或模拟型双向除毛刺电路，或采用两个数字型单边去毛刺电路串联来实现数字型双向去毛刺电路。其中模拟型双向除毛刺电路，其基本结构如图1,其主要原理为：利用上下两个受控的小电流源对一个电容进行充电或放电，从而实现双向去毛刺作用。其主要缺点为：该电路本身由于采用小电流对大电容进行充放电来实现一个数字信号的滤波，所以导致其抗电源或地上噪声能力比较弱。另外，由于是利用充放电来实现的数字信号滤波，就不可避免地引入了积分的概念，这样所带来的去毛刺效果是一种非严格型去毛刺动作。
4.另外，传统数字型单边去毛刺电路如图2和图3所示。可以考虑采用两个数字型单边去毛刺电路串联，来实现数字型双向去毛刺功能。具体示意图为图4所示。理论上可以实现严格型双向去毛刺动作，但这样相对于数字型单边去毛刺电路来说，不可避免地增加了电路芯片面积。


技术实现要素：

5.针对现有技术的不足，本发明公开了一种双向去毛刺电路，为了减小芯片面积，降低芯片成本，提高状态检测可靠性。
6.本发明通过以下技术方案予以实现：本发明公开一种双向去毛刺电路，包括保存输出状态的d触发器d0，异或门，由与非门和第一反相器构成的与门，由d触发器构成的分频器，多个所述分频器串联后形成计时器；所述d触发器d0为带有复位/置位功能的d触发器；当在时间长度为6~7个clk时钟周期内，输入信号in保持高电平，则输出为高电平，输入信号in保持低电平，则输出为低电平，输入信号in未保持低/高电平，则输出保持为上一个状态不变。
7.更进一步的，所述双向去毛刺电路中，输入信号sel_initial_state为输出out的初始状态选择信号，当sel_initial_state=0时，使得输出out初始状态为0，当sel_initial_state=1时，使得输出out初始状态为1。
8.更进一步的，所述双向去毛刺电路中，当输入信号in为低电平时，所述异或门输出为0，所述计时器中d触发器的r端都为0，所述计时器不工作，所述计时器中d触发器的q端输出均为0，经过所述与非门和所述第一反相器后输出信号z=0，此时输入到所述计时器中第
一个d触发器时钟端的信号不会被屏蔽。
9.更进一步的，所述双向去毛刺电路中，当输入信号in为高电平时，所述异或门输出为1，所述计时器中d触发器的r端都为1，计时器开始工作，由于在此之前，所述计时器中d触发器的q端输出均为0，经过所述与非门和所述第一反相器的输出信号z=0，此时输入到所述计时器中第一个d触发器时钟端的信号不会被屏蔽；当所述计时器中d触发器的q端输出均为1时，经过所述与非门和所述第一反相器的输出信号z从0变成1，此时输入到所述计时器中第一个d触发器时钟端的信号将会被屏蔽；所述输出信号z还输入到d触发器d0的时钟端，由于检测到上升沿，输出out为高电平。
10.更进一步的，当clk信号的第n个上升沿来以后，第n个d触发器的q端输出由低电平翻转为高电平，q非端输出由高电平翻转为低电平，第n个d触发器的时钟信号由低电平翻转为高电平，直到所有的d触发器的q端输出均为变成高电平，其中n为正整数。
11.更进一步的，在clk信号上升沿计数过程中，输入信号in没有持续保持高电平，出现低电平状态，异或门输出为0，计时器被复位，所述计时器中d触发器的q端输出全部变为0，输出信号z保持为0状态，无法给出0翻转1的上升沿，d触发器d0的输出out将继续保持上一次的状态，无法输出输入信号in的状态。
12.更进一步的，当输出out为低电平时，在输入信号in变为高电平后，计时器的复位端信号无效，并启动下一次计数的过程，否则不会启动计数器，输出out将一直维持低电平。
13.更进一步的，在启动计数以后2n
‑
1个clk上升沿期间，输入信号in维持低电平，输出out变为高电平状态。
14.本发明的有益效果为：本发明无论输入信号in从0
‑
>1或者从1
‑
>0的过程都需要经历2n
‑
1个clk上升沿计数过程，期间需要输入信号一直维持变化之后的信号不变，否则计时器将被复位，输入信号in无法传递到输出out。实现了对输入信号进行双向去毛刺动作，相比于传统方案，其除毛刺动作更加严格、准确，同时也节约了芯片面积。
附图说明
15.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
16.图1是传统模拟型双向除毛刺电路图；图2是传统数字型单边去毛刺电路示意框图；图3是传统数字型单边去毛刺电路内部结构图；图4是数字型双向除毛刺电路图；图5是本发明实施例双向除毛刺电路（3位计时器）图；图6是本发明实施例双向除毛刺电路（n位计时器）图；图7是本发明实施例实例波形1图；图8是本发明实施例实例波形2图。
具体实施方式
17.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
18.实施例1本实施例以3个d触发器构成的计时器为例，本实施例中的计时器为3位计数器，双向去毛刺电路实现方式如图5所示。
19.本实施例电路主要分为计时器，异或门，与门，保存输出状态的d触发器d0。
20.所述计时器由3个d触发器构成的2分频器串联而成，具体可以是前一个d触发器的d端连接自身的q非端，q非端连接下一个d触发器的clk端。
21.所述异或门第一输入端皆输入信号in，第二输入端连接d触发器d0的q端，输出端分别连接所述计时器中每个d触发器的r端。
22.所述与门由与非门和第一反相器构成，具体的，所述计时器中每个d触发器的q端皆连接至所述与非门并作为输入，所述与非门的输出作为所述第一反相器的输入，所述第一反相器的输出连接或非门的第二输入端。
23.所述或非门的第一输入端连接第二反相器的输出端，所述或非门的输出端连接第一个d触发器1的clk端，所述第二反相器的输入端连接clk信号。
24.保存输出状态的d触发器d0，由带有复位r/置位s功能的d触发器构成，其中，输入信号sel_initial_state输入至r/s端，d端连接输入信号in，clk端连接第一反相器的输出端，q端作为输出out。
25.图5所示电路基本工作原理如下：输入信号sel_initial_state为输出out初始状态选择信号。当sel_initial_state=0时，使得输出out初始状态为0，当sel_initial_state=1时，out初始状态为1；当输入信号in连续7个上升沿的时间范围内（所对应的时间长度为6~7个 clk时钟周期），in都保持高电平，则输出则为高电平。如果输入信号in连续7个上升沿的时间范围内（所对应的时间长度为6~7个clk时钟周期），in都保持低电平，则输出为低电平。否则输出保持为上一个状态不变。也就是说状态从0变为1或从1变为0,都要求输入信号保持同一状态所持续时间的要超过7个上升沿的时间范围内（所对应的时间长度为6~7个clk时钟周期）。
26.本实施例能对输入的逻辑信号in进行严格双向去毛刺。输出out要发生状态切换时，需要in动作持续6~7个clk时间范围内（7个clk上升沿，对应6~7个clk时间长度）一直保持为同一个状态，否则输出保持原来状态不变。
27.实施例2本实施例以n个d触发器构成的计时器为例，本实施例中的计时器为n位计数器，双向去毛刺电路实现方式如图6所示。
28.本实施例与实施例1的差异在于计时器的不同，其他部分可参见实施例1的记载。
29.实施例3本实施例公开一种双向去毛刺电路，可以是在实施例1或2的基础上实现，具体如下：
假定sel_initial_state=0，则输出out初始状态为0，从而使得输出out初始状态为0；当输入信号in为低时，异或门输出为0，n位计数器中d触发器的r端都为0，n位计数器不工作，n个d触发器的q端输出均为0，经过与非门和第一反相器的输出信号z=0，此时输入到n位计数器中第一个d触发器1时钟端的信号不会被屏蔽。
30.当输入信号in为高时，异或门输出为1，n位计数器中d触发器的r端都为1，n位计数器开始工作，由于在此之前，所有的q端输出均为0，经过与非门和第一反相器的输出信号z=0，此时输入到n位计数器中第一个d触发器1时钟端的信号不会被屏蔽。当clk信号的第1个上升沿来以后，第一个d触发器1的q端翻转为高电平。相应地，第一个d触发器1的q非端由高电平翻转为低电平，即第二个d触发器2的时钟信号由高电平翻转为低电平。
31.对于一共n个d触发器构成的n 比特二进制加法器（即n位计数器）。每一个clk上升沿来的时候，二进制加法器往前加1，一直到所有d触发器输出都变为高电平后，out输出为1，同时把输入clk屏蔽掉，加法器不再继续工作，从而保持所有d触发器输出都为1。
32.例如对于3比特二进制加法器（即3位计数器），每一个clk上升沿来的时候，3比特二进制加法器就会从初始值000逐步向前加1，具体步进如下：。当计数到111时，经过三输入与非门以及第一反相器后，out输出为1，同时out=1也会使得clk时钟被屏蔽，从而3比特二进制加法器保持输出为111。
33.具体的，当clk信号的第2个上升沿来以后，第一个d触发器1的q端翻转为低电平。相应地，第一个d触发器1的q非端由低电平翻转为高电平，即第二个d触发器2时钟信号由低电平翻转为高电平，此时第二个d触发器2的q端由低电平翻转为高电平，q非端由高电平翻转为低电平。
34.当clk信号的第3个上升沿来以后，第一个d触发器1的q端由低电平再次翻转为高电平，q非端由高电平翻转为低电平，即第二个d触发器2时钟信号由高电平翻转为低电平，此时第二个d触发器2的q端和q非端保持不变。
35.依次类推，直到所有的d触发器的q端输出均为变成高电平。
36.本实施例对于2位计数器，需要经历3个clk上升沿，q端输出 q1~q2全变为高电平；对于3位计数器，需要经历7个clk上升沿，q端输出 q1~q3全变为高电平；对于n位计数器，需要经历2n
‑
1个clk上升沿，q端输出q1~q
n
全变为高电平。当q1~q
n
全部变成1以后，经过与非门和第一反相器的输出信号z从0变成1，此时输入到n位计数器中第一个d触发器1时钟端的信号将会被屏蔽。输出信号z同样也输入到了d触发器d0的时钟端，由于检测到上升沿，因此输出out将会输出in的状态，即高电平。
37.当在上述2n
‑
1个clk上升沿计数过程中，输入信号in没有持续保持高电平，即出现低电平的状态，异或门输出为0，n位计数器被复位，输出q1~qn全部变为0，第一反相器的输出信号保持为0状态，无法给出0翻转1的上升沿，因此d触发器d0的输出out信号将继续保持上一次的状态，无法输出输入信号in的状态。
38.由此，也可以看出，本实施例的除毛刺动作是非常严格的，不允许输入信号in在计时器计满之前出现任意一次相反的逻辑状态。因此，本发明的这种除毛刺电路更加的准确、
可靠。
39.经历了上述过程后，输出out信号变成了低电平0，此时只有当输入信号in变成了高电平以后，n位计数器的复位端信号才会无效，并启动下一次计数的过程，否则不会启动计数器，输出out将一直维持低电平0。同样，在启动计数以后需要在2n
‑
1个clk上升沿期间，输入信号in一直维持低电平，输出out才会变成高电平状态。
40.实施例4本实施例公开对输入信号进行双向去毛刺动作，具体事例分析如下，波形如图7，图8所示：1、假定sel_initial_state=0，则输出out初始状态为0，从而使得输出out初始状态为0；2、当输入信号in持续为高的时间，超高7个clk上升沿后，q1=1,q2=1,q3=1，从而使得z=1。当z从0变成1后，形成一个上升沿，从而使得d触发器d0的q端输出q0会输出此时输入信号in，从而使得out采样得到此时in。同时z=1也使得clk被屏蔽掉而不再有clk上升沿打入到计数器中去；3、当输入信号in持续为高的时间，没有超过7个clk上升沿后，输出保持原来状态不变。
41.综上，本发明为一种非常严格的双向除毛刺电路，即无论输入信号in从0
‑
>1或者从1
‑
>0的过程都需要经历2n
‑
1个clk上升沿计数过程，期间需要输入信号一直维持变化之后的信号不变，否则计时器将被复位，输入信号in无法传递到输出out。实现了对输入信号进行双向去毛刺动作，相比于传统方案，其除毛刺动作更加严格、准确，同时也节约了芯片面积。
42.以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。