一种适用于GaN半桥栅驱动的电平位移电路

本发明属于电源技术领域，具体涉及一种适用于gan半桥栅驱动的电平位移电路。

背景技术：

gan功率器件相比于simosfet功率器件具有更小的导通电阻和寄生电容，已经被认为是使电源系统小型化的良好解决方案。作为gan半桥栅驱动电路中的核心模块，电平位移电路的速度和抗浮动电源轨dv/dt干扰能力直接决定着gan半桥栅驱动电路的工作频率和可靠性。gan栅驱动电路通常具有高达几mhz至几十mhz的开关频率，这使得gan栅驱动电路的传输延时低至十几纳秒。由于gan功率器件极低的寄生电容，gan半桥开关节点的切换速度达到200v/ns甚至更高，gan栅驱动电路需要能在如此高的开关节点切换速度下可靠工作。因此，gan半桥栅驱动电路极低的传输延时和极高的浮动电源轨切换速度要求电平位移电路同时具有高速和高抗浮动电源轨dv/dt能力。

如图1所示的gan半桥栅驱动中，电平位移电路通常采用nldmos作为低压域和高压域之间的桥梁，实现信号从低压域到高压域的转换。在高压bcd工艺或高压cmos工艺中，nldmos漏极与衬底之间的寄生电容cp以及cp上大的电压动态范围是电平位移电路速度的限制因素。在开关节点切换过程中，高侧浮动电源vhb会产生对cp的充放电电流ip，ip流经电平位移电路的输出阻抗后会在输出产生下冲或上冲。当开关节点的dv/dt较高时，ip较大，下冲和上冲会触碰到后级逻辑电路的翻转阈值，造成gan功率管误开启或误关断，引起系统故障。

技术实现要素：

本发明的目的：针对上述电平位移电路中nldmos管漏极与衬底之间的寄生电容对电路传输速度和抗dv/dt干扰能力的限制，提出一种适用于gan半桥栅驱动电路的高速、高抗dv/dt干扰能力的电平位移电路，可以同时实现低传输延时和高抗dv/dt干扰能力，满足gan半桥栅驱动电路高频和高可靠性操作对电平位移电路的苛刻要求。其电路结构包括有源钳位电平位移电路，加速模块，短脉冲产生电路。

本发明的技术方案是：

一种适用于gan半桥栅驱动的电平位移电路，如图2所示，包括第一pmos管、第二pmos管、第三pmos管、第四pmos管、第五pmos管、第六pmos管、第七pmos管、第八pmos管、第九pmos管、第十pmos管、第一noms管、第二noms管、第三noms管、第四noms管、第五noms管、第六noms管、第七noms管、第八noms管、第九noms管、第十noms管、第十一noms管、第十二noms管、第十三noms管、第十四noms管、第十五nmos管、第十六nmos管、第一pldmos管、第二pldmos管、第一nldmos管、第二nldmos管、第三nldmos管、第四nldmos管、第一电阻、第二电阻、第三电阻、第四电阻、第一短脉冲产生电路、第二短脉冲产生电路和非门；其中，

第一pmos管的源极接电源，其栅极接第一输入端；第一nmos管的漏极接第一pmos管的漏极，第一nmos管的栅极接第一输入端，第一nmos管的源极接地；

第二pmos管的源极接电源、其栅极接第二输入端；第二nmos管的漏极接第二pmos管的漏极，第二nmos管的栅极接第二输入端，第二nmos管的源极接地；

第一pmos管栅极和第一nmos管栅极的连接点接非门的输入端，非门的输出端接第二pmos管栅极和第二nmos管栅极的连接点；

第三pmos管的源极接高侧浮动电源，其栅极通过第四电阻后接第四pmos管的漏极；第四pmos管的源极接高侧浮动电源，其栅极通过第三电阻后接第三pmos管的漏极；

第三nmos管的漏极通过第三电阻后接第三pmos管的漏极，第三nmos管的栅极通过第四电阻后接第四pmos管的漏极，第三nmos管的源极接高侧浮动地；第四nmos管的漏极通过第四电阻后接第四pmos管的漏极，第四nmos管的栅极通过第三电阻后接第三pmos管的漏极，第四nmos管的源极接高侧浮动地；

第五nmos管的漏极接第三pmos管的漏极，第五nmos管的栅极通过第四电阻后接第四pmos管的漏极，第五nmos管的源极接高侧浮动地；第六nmos管的漏极接第四pmos管的漏极，第六nmos管的栅极通过第三电阻后接第三pmos管的漏极，第六nmos管的源极接高侧浮动地；

第七nmos管的漏极通过第三电阻后接第三pmos管的漏极，第七nmos管的栅极和漏极均接高侧浮动地；第八nmos管的漏极通过第四电阻后接第四pmos管的漏极，第八nmos管的栅极和漏极均接高侧浮动地；

第一电阻的一端接第七nmos管的漏极，第一电阻的另一端接高侧浮动地；第一pldmos管的源极接第一电阻的一端，第一pldmos管的栅极接高侧浮动地；第一nldmos管的漏极接第一pldmos管的漏极，第一nldmos管的栅极接电源，第一nldmos管的源极和第九nmos管的源极接第一nmos管的漏极；第九nmos管的漏极接电源，其栅极和源极互连；

第二电阻的一端接高侧浮动电源，第二电阻的另一端接第八nmos管的漏极；

第二pldmos管的源极接第八nmos管的漏极，第二pldmos管的栅极接高侧浮动地；第二nldmos管的漏极接第二pldmos管的漏极，第二nldmos管的栅极接电源，第二nldmos管的源极和第十nmos管的源极接第二nmos管的漏极；第十nmos管的漏极接电源，其栅极和源极互连；

第五pmos管的源极接高侧浮动电源，其栅极与漏极互连；第六pmos管的源极接高侧浮动电源，其栅极接第五pmos管的漏极，第六pmos管的漏极接第一pldmos管的源极；第七pmos管的源极接高侧浮动电源，其栅极接第五pmos管的漏极，第七pmos管的漏极接第三pmos管的漏极；

第十一nmos管的漏极接第五pmos管的漏极，第十一nmos管的栅极和源极均接高侧浮动地；

第三nldmos管的漏极接第五pmos管的漏极，第三nldmos管栅极接电源，第三nldmos管的源极和第十二nmos管的源极接第十三nmos管的漏极；第十二nmos管的漏极接电源，其栅极和源极互连；第十三nmos管的栅极接第一短脉冲产生电路的输出，第十三nmos管的源极接地；

第八pmos管的源极接高侧浮动电源，其栅极与漏极互连；第九pmos管的源极接高侧浮动电源，其栅极接第八pmos管的漏极，第九pmos管的漏极接第二pldmos管的源极；第十pmos管的源极接高侧浮动电源，其栅极接第八pmos管的漏极，第十pmos管的漏极接第四pmos管的漏极；

第十四nmos管的漏极接第八pmos管的漏极，第十四nmos管的栅极和源极均接高侧浮动地；

第四nldmos管的漏极接第八pmos管的漏极，第四nldmos管栅极接电源，第四nldmos管的源极和第十五nmos管的源极接第十六nmos管的漏极；第十五nmos管的漏极接电源，其栅极和源极互连；第十六nmos管的栅极接第二短脉冲产生电路的输出，第十六nmos管的源极接地；

第三pmos管漏极、第五nmos管漏极和第七pmos管漏极的连接点为第一输出端；第四pmos管漏极、第十pmos管漏极和第六nmos管的连接点为第二输出端。

进一步的，所述第一短脉冲产生电路包括第一反相器、第二反相器、第三反相器、与门和电容，其中，第一反相器、第二反相器和第三反相器依次串接，第一反相器的输入端接第二输入端，第二反相器和第三反相器的连接点通过电容后接地，与门的一个输入端接第二输入端，与门的另一个输入端接第三反相器的输出端，与门的输出端为第一短脉冲产生电路的输出端；第二短脉冲产生电路的结构与第一短脉冲产生电路的结构相同，不同在于第二短脉冲产生电路的输入为第一输入端。

本发明的有益效果为：在dv/dt转换过程中，采用电阻去耦锁存器分离相对衬底具有大寄生电容的节点和输出节点，由解耦加速电路维持输出逻辑状态不变。dv/dt引起的寄生电流对输出的影响被完全阻断，电平位移电路的抗dv/dt能力不再受限于ldmos中相对衬底的寄生电容和该寄生电容充放电路径的导通电阻，抗dv/dt能力得到显著提升。加速模块与有源钳位电平位移电路协同工作，消除了ldmos漏端与衬底之间的寄生电容上的大电压动态范围对电路速度的限制，实现了高速信号传输。

附图说明

图1电平位移电路中nldmos相对衬底的寄生电容限制gan栅驱动延时和抗dv/dt能力示意图。

图2本发明提出的一种适用于gan栅驱动的高速高dv/dt抑制能力电平位移电路的电路结构图。

图3本发明提出的一种适用于gan栅驱动的高速高dv/dt抑制能力电平位移电路的工作波形图。

图4为本发明提出的一种适用于gan栅驱动的高速高dv/dt抑制能力电平位移电路在浮动电源轨dv/dt转换过程中的工作原理图，其中(a)为工作原理图，(b)为转换过程中的工作波形图。

图5本发明提出的一种适用于gan栅驱动的高速高dv/dt抑制能力电平位移电路在浮动电源轨dv/dt转换过程中的仿真示意图。

具体实施方式

下面结合附图，对本发明技术方案进行详细描述：

图2所示为本发明的电平位移电路的电路结构。电路由有源钳位电平位移电路，加速模块和短脉冲产生电路三部分构成。有源钳位电平位移电路中包含电阻去耦锁存器。电阻去耦锁存器和加速模块构成解耦加速电路。

在电阻去耦锁存器中，采用电阻将相对地具有大寄生电容的pldmos源端和输出端进行分离，阻断高侧浮动电源地vsw发生dv/dt转换时引起的寄生电流对输出逻辑状态的影响。加速模块在浮动电源轨发生dv/dt转换的过程中对有源钳位电平位移电路中相对地的寄生电容充放电。

加速模块还用于提高有源钳位电平位移电路的传输速度。低速的有源钳位电平位移电路由输入pwm信号控制，高速的加速模块由短脉冲控制，当发生电源轨之间的信号传输时，二者协同作用，迅速改变输出状态，实现高速信号传输。其中有源钳位电平位移电路用于建立并且维持输出状态，加速模块用于建立输出状态。

图2显示了本发明提出的一种适用于gan栅驱动的高速高dv/dt抑制能力电平位移电路的电路结构图。nldmos管m5，m6，m17，m18和pldmos管m7，m8用于承受高压。输入管m1，m2，m3，m4，m15，m16为低压非隔离型mosfet。m3管和m4管用于快速关断m5管和m6管，从而提高节点n5和n6的上升速度。md1，md2，md3和md4为栅源短接的低压隔离型nmos管，其体二极管用于钳位输入管漏极节点，避免输入管栅氧击穿。阴影部分中的器件为低压隔离型晶体管和电阻，它们放置在隔离深n阱中。晶体管md5，md6，md7和md8的体二极管用于对节点n1，n2，n3和n4处相对于地的寄生电容充电并且保护低压隔离型晶体管的栅氧。电阻去耦锁存器由电阻r3，r4和晶体管m9，m10，m11，m12，m13，m14构成，r3和r4分别将节点n1、n2和vout、vout-分离，浮动电源轨dv/dt噪声对输出的影响可以被有效屏蔽。晶体管m13和m14用于快速下拉vout和vout-。电阻r1和r2为电阻去耦锁存器的初始化电阻。

电路的具体工作波形如附图3所示。有源钳位电路由栅驱动输入pwm信号控制，加速模块由pwm信号经过短脉冲产生电路产生的短脉冲控制。电路工作分为输出状态建立和输出状态维持两个阶段。输出状态建立过程中，当vin由低翻高时，由晶体管m1，m5和m7构成的下拉通路产生作用于节点n1的下拉电流idown。vin通过短脉冲产生电路后，vp1由低翻高，此时加速模块开启，通过电流镜分别产生作用于vout-和节点n2的上拉电流iup1和iup。在iup1、iup和idown的共同作用下，电阻去耦锁存器的输出状态可以迅速翻转。当短脉冲信号vp1的高电平持续时间结束时，加速模块关断，iup1和iup降低为零，电路进入输出状态维持阶段，此阶段内仅仅由有源钳位电平位移电路保持输出状态不变，无静态电流产生。同理，vin-控制电平位移电路输出产生与vin控制产生的逻辑状态相反的状态。

当加速模块关断时，需要保证有源钳位电平位移电路能够在输入pwm信号的作用下翻转到其平衡态。当有源钳位电平位移电路处于平衡态时，如图2所示，节点n1和n2的电位相等，vout和vout-电位相等，节点n5或n6的电位缓慢上升。r3和r4使得有源钳位电平位移电路能以一个较小的下拉电流idown将输出vout或vout-翻转到接近vhb。当vout-vsw和vn1-vsw为逻辑高，vout--vsw和vn2-vsw为逻辑低，idown下拉n1节点和vout时，假设m7管的栅源电压为v，由m12管，r4和m10构成的反相器的翻转阈值为vt1，由m12，m14构成的反相器的翻转阈值为vt2，vhb和vsw压差为vddh，r3和r4的值为rdec。为了保证下拉电流idown能打破电阻去耦反相器的锁存状态，有下式成立：

v<vt1<vt2(1)

其中vthn和vthpd分别代表低压nmos管和pldmos管的阈值电压，根据(1)-(3)，rdec需要满足：

如图3所示，设t0为短脉冲产生电路的传输延时，t1为从加速模块开启到产生上拉电流iup1和iup的延时，t2为上拉电流产生到节点n2电压vn2翻高的延时，t3为vn2翻高到vout-vsw翻低的延时。电平位移电路输出下降沿传输延时tdf表示为：

tdf＝t0+t1+t2+t3(5)

设输入反相器的传输延时为t5，由于vout相对vsw的寄生电容小于节点n1或n2的寄生电容，从vp2翻高到vout-vsw翻高的传输延时小于t1+t2。电平位移电路输出上升沿传输延时tdr表示为：

tdr<t5+t0+t1+t2(6)

t3由电阻去耦锁存器的正反馈能力决定，并且t3≈t5。因此，电平位移电路的上升沿传输延时小于下降沿传输延时。

如图3所示，输出vout-vsw翻低过程中，当vn2被iup上拉到接近vhb时，电平位移电路输出状态建立。此时处于饱和区的m8管对节点n6的寄生电容cn6充电，当节点n6的电位vn6接近vhb时，m8管进入深线性区，有源钳位电平位移电路完成状态转换。vn6从gnd上升到vhb的时间t4为：

其中lpd是高压cmos工艺中pldmos的固定沟道长度，wnd和wpd分别为nldmos管m6、m5和pldmos管m8、m7的沟道宽度，k1，k2和k3是与工艺相关的常数。vp1和vp2的脉冲宽度tp≧t1+t2+t4，因为t1和t2远小于t4，最小短脉冲宽度由t4决定，根据式(7)，m6和m5管采用最小沟道宽度并且增大m8管和m7管的沟道宽度，有利于减小短脉冲宽度，进而减小电路的功耗。因此，pldmos管m7和m8沟道宽度的选择存在功耗和版图面积的折衷。

图4(a)，4(b)显示了浮动电源轨在正dv/dt和负dv/dt转换过程中解耦加速电路的工作原理及波形图。正dv/dt转换前，vout-vsw和vn1-vsw为逻辑高电平，vout--vsw和vn2-vsw为逻辑低电平。当浮动电源轨的正dv/dt转换速率很高时，在节点n3处，md5的体二极管和m19对节点n3相对衬底的寄生电容cn3充电，在节点n4处，md6管的体二极管和m20对节点n4相对衬底的寄生电容cn4充电。在节点n1处，由m21管产生的寄生充电电流ip1不足以完全提供n1相对于衬底的寄生电容cn1的充电电流，此时md7管的体二极管和晶体管m21、m11、m23共同对cn1充电，vn1-vsw变为逻辑低电平。对称的，在节点n2处，md8管的体二极管和晶体管m22、m12、m24共同对cn2充电，vn2-vsw保持为逻辑低。rdec和m11(m12)、m23(m24)的导通电阻决定了vout和vout-的电位。为了保证vout-vsw保持为逻辑高电平，rdec需要满足：

其中r11和r23分别代表m11(m12)和m23(m24)的导通电阻，vt是后级逻辑电路翻转阈值，vd是体二极管正向压降。由于电路对称性，当vout-vsw保持逻辑高电平时，vout--vsw也变为逻辑高电平。当dv/dt转换过程结束后，如图4(b)所示，由于电流镜带宽限制，晶体管m21-m24不会立即关断，m21和m22分别对cn1和cn2充电，vn1-vsw和vn2-vsw会高于vt2，m23和m24避免了vout-vsw和vout--vsw改变为逻辑低。当m21-m24的栅源电压逐渐降低时，vn1-vsw和vn2-vsw逐渐下降到低于vt2，此时有源钳位电平位移电路进入平衡状态，vout-vsw和vout--vsw仍然保持逻辑高，m7管对节点n5相对衬底的寄生电容cn5充电，当m7进入深线性区时，vn1-vsw上升到高于vt2，vout--vsw恢复为逻辑高电平。

负dv/dt转换前，vout-vsw和vn1-vsw变为逻辑低电平，vout--vsw和vn2-vsw变为逻辑高电平。当浮动电源轨负dv/dt转换速率很高时，在节点n3和n4处，cn3和cn4分别通过m19管和m20管的体二极管向vhb放电。在节点n1处，cn1的放电电流ip3很大，cn3通过m21的体二极管，m9管和电阻r3、m13管构成的串联路径放电，vn1-vsw变为逻辑高电平。在节点n2处，cn2通过m22的体二极管，m10管和电阻r4、m14管构成的串联路径放电，vn2-vsw保持为逻辑高电平。为了保证vout-vsw保持为逻辑低电平，rdec需要满足：

其中r13为晶体管m13、m14的导通电阻。当vout-vsw保持为逻辑低时，vout--vsw也变为逻辑低。负dv/dt转换结束后，在m7和电阻去耦锁存器的作用下，vn1-vsw恢复为逻辑低电平，vout--vsw恢复为逻辑高电平。综合(4)，(8)，(9)三式，去耦电阻值rdec需要满足：

rdec(min)>max[rdec1,rdec2,rdec3](10)

当浮动电源轨正dv/dt转换速度较低时，在节点n1处，m21管可以对cn1和cn5提供足够大的充电电流，vn1-vsw高于vt2。在节点n2处，m22管中的dv/dt寄生电流对cn2充电，剩余电流流过m10管的导通电阻。m24管中的dv/dt寄生电流流过m14管的导通电阻。由于dv/dt较小，m22和m24中的dv/dt寄生电流较小，vout--vsw保持为逻辑低电平，vn2-vsw低于vt2，vout-vsw保持为逻辑高电平。当浮动电源轨负dv/dt转换速度较低时，在节点n2处，cn2主要通过m22的体二极管放电，vn2-vsw高于vddh。在节点n1处，cn1的放电电流ip3流过m9管的导通电阻，电阻r3和m13管的导通电阻。因为负dv/dt转换速度较小，ip3较小，vout-vsw保持为逻辑低电平，vn1-vsw低于vt2，vout--vsw保持为逻辑高电平。

根据以上讨论，当浮动电源轨发生dv/dt切换时，如果电平为电路的输入信号固定并且去耦电阻阻值rdec满足公式(10)，vout-vsw可以在任何正dv/dt转换过程中保持逻辑高电平，在任何负dv/dt转换过程中保持逻辑低电平，电平位移电路的抗dv/dt能力理论上可以达到无穷大。但是，实际电路的抗dv/dt能力受限于晶体管体二极管的电流能力，即受限于体二极管的面积。

图5为本发明提出的电平位移电路在浮动电源轨切换速度为300v/ns的情况下的仿真结果图。当浮动电源轨以300v/ns切换速度上升时，输出电压的下冲为0.69v，未发生逻辑状态误翻转。当浮动电源轨以300v/ns切换速度下降时，输出电压的上冲为0.38v，同样未发生逻辑状态误翻转。

综上所述，本发明提出的电平位移电路通过pwm信号控制的有源钳位电平位移电路与短脉冲控制的加速模块协同作用的方式，有效避免了ldmos寄生电容上大电压动态范围对速度的限制，实现了高速电平转换。同时，通过解耦加速电路将电路中相对低具有大寄生电容的节点与输出分离，在dv/dt转换过程中有效避免了对相对地的寄生电容充放电引起的逻辑误翻转，提高了dv/dt噪声抑制能力。