专利名称：集成半桥式定时控制电路的制作方法
技术领域：
本发明涉及用于驱动半桥式输出级的集成半桥式定时控制电路，此半桥式输出级有高侧和低侧功率晶体管，它们一起耦合到高压输出端，此集成半桥式定时控制电路包括用于产生高侧定时控制波形并具有置位和复位输入端以及输出端的双稳态电路，此输出端耦合到所述高侧功率晶体管的控制端；定时控制电路输入端；具有耦合到所述定时控制电路输入端的输入端和输出端的第一延迟电路。
从日本专利JP-A-02/281813中可以得知这种半桥式定时控制电路。
半桥式驱动电路目前在下面的应用场合被用于驱动功率晶体管，例如在高亮度放电灯和感应灯的电子镇流器中的功率转换器。虽然现有的电子镇流器电路工作在相对低的频率下，通常达到几百kHz，但是近来将要求为高亮度放电灯而开发的电子镇流器工作在高于700kHz的频率下，为感应灯开发的电子镇流器需要在高达数MHz的频率下工作。对于这样的应用，把现有的半桥式驱动电路用于电子镇流器中的功率转换器是不切实际的，因为现在的集成电路结构在高频下产生大的损耗和过量的热，这实际上限制了高压高频运行。
有代表性的现有技术的集成驱动电路是International Rectifier制造的IR2110。这种高压集成电路使用了自举电容器来给高侧栅驱动电路提供电力，此高侧栅驱动电路被制造在IC内的浮动阱内。从低电压控制电路来的定时信息被电平移动级送到浮动阱内的电路，此电平移动级以高电压为动力而运行，并向浮动阱内的锁存电路发送电流脉冲。然后，锁存电路的状态决定何时接通和关断高侧功率晶体管。可是，虽然以高电压为动力而运行的电平移动级有效地把定时信号传送给高侧开关，但这电平移动级的采用是在高频下主要的功率损失来源，并且在实际上限制了这种电路的工作频率只能达到大约100kHz。
在我的早期美国专利No.5,543,740中描述了这样一种集成半桥式驱动电路，其中，在电平移动电路上的损耗所造成的功率损失被减到最小或被消除，并且这种集成半桥式驱动电路能工作在比现有的集成驱动电路的最高工作频率高很多的频率下，所述美国专利作为参考文献而被整个地引入本文中。
可是，这种现有技术的集成半桥式驱动电路仍然有许多不足。利用自举电容器来存储模拟电压，这模拟电压跟着被转换成作为衰落的模拟电压的函数的定时信息，在模数转换过程中产生了精度问题。此外，寄生电容能够对电路定时精度产生不利的影响，除非自举电容器做得非常大，在这情况下，集成化就变得不实际甚至不可能。
因此，希望有一种集成半桥式定时控制电路，它即使在高频下也只有小的功率损失。此外，驱动电路避免使用大电容或复杂的模拟电路，使得可以容易地集成这种电路。最后，驱动电路应该以定时控制电路的可选择的占空因素和周期来表现出工作的适应性，因此，本发明的一个目的是提供一种这样的集成半桥式定时控制电路，在这电路中即使在高频下功率损失也减到最小。本发明的进一步的目的是提供一种这样的集成半桥式定时控制电路，这电路避免使用大电容和复杂的模拟电路，从而它就容易集成。本发明的再一个目的是提供一种这样的集成半桥式定时控制电路，为了灵活工作，在这电路中占空因素和周期都可选择。
因此，一种在开头的段落中所述的集成半桥式定时控制电路根据本发明具有如下特征第一延迟电路以所述低侧为参考点，并且，所述定时控制电路还包括第二延迟电路，它有输入端和耦合到所述双稳态电路置位输入端的输出端；第一接口电路，用于把所述第一延迟电路输出端耦合到所述第二延迟电路输入端；第三延迟电路，它有输入端和耦合到所述双稳态电路复位输入端的输出端；第二接口电路，用于把所述定时控制电路输入端耦合到所述第三延迟电路输入端。
在本发明的最佳实施例中，第一延迟电路是可控的延迟电路，而第二延迟电路和第三延迟电路是固定延迟电路。
在本发明的另一个最佳实施例中，集成半桥式定时控制电路还包括另一个双稳态电路，它用于产生低侧定时控制波形，并有置位和复位输入端以及耦合到低侧功率晶体管的控制端的输出端，同时第一延迟电路输出端耦合到所述另一个双稳态电路的复位输入端，并且另一个延迟电路连接在定时控制电路输入端与所述另一个双稳态电路的置位输入端之间。
以这种方式获得一种集成半桥式定时控制电路，它能以低的功率损耗工作在高频下、它能容易地被集成，并且在这种电路中，能改变半桥式电路的占空因素和周期。
参考下面描述的实施例来阐明本发明的这些和其它方面，由此将明白本发明的这些和其他方面。
结合附图来参考阅读下面的描述，就能更全面地理解本发明，附图中
图1表示根据本发明的集成半桥式定时控制电路的方框图；图2表示在图1所示的电路工作期间产生的选用的电压波形；图3表示用于图1所示的半桥式定时控制电路的接口和延迟电路的原理图；图4表示与图1的定时控制电路一起使用的低侧控制电路的方框图；和图5表示在图4所示的电路工作期间产生的选用的电压波形。
图1中以方框图的形式表示根据本发明的集成半桥式定时电路10。这电路被用来驱动半桥式输出级12，此半桥式输出级12在高压输出端22处分别有高侧和低侧功率晶体管14和16，而这两功率晶体管一起处在高压端18和公共或地节点20之间。
定时电路10还包括低压第一延迟电路24，此第一延迟电路以低侧(地)为参考点，并具有定时控制电路输入端26和输出端27，此输出端27耦合到浮动阱30内的第一接口电路28，此浮动阱30在图1中用虚线画的长方形表示。应该指出，这里所用的术语“浮动阱”是指集成电路中的这样的部分，它在电位上相对于同一个集成电路的其它部分是“浮动”的，使得它的电压源和公共连线或接地连线都能相对于这集成电路的余下部分的电压源和公共连线或接地连线“浮动”或改变，其改变方式是本专业技术人员所熟悉的。这样，例如在浮动阱30中的接口电路28这样的电路耦合在浮动电源线(为简单起见未在这图上示出)和浮动接地节点(图示为水平虚线32)之间，此浮动接地节点连接到高压输出端22。诸如在浮动阱30中的接口电路28这样的电路由浮动电源供电，此浮动电源耦合在与阱中的电路连接的浮动电源线与浮动接地节点32之间。
第一接口电路28的输出端被耦合到第二延迟电路34的输入端，而第二延迟电路34的输出端跟着被耦合到锁存电路(或其它合适的双稳态电路)36的置位输入端S。锁存电路36的输入端Q提供高侧定时控制波形，后者被栅极驱动电路40或其它适合的耦合装置耦合到高侧功率晶体管14的栅极端38。
定时控制电路的输入端26还被耦合到第二接口电路42的输入端，而第二接口电路42的输出端被耦合到第三延迟电路44的输入端。延迟电路44的输出端随后被耦合到锁存电路36的复位输入端R。应当指出，诸如浮动阱内的锁存电路36这样的电路由浮动的低电压电源供电，这浮动的低电压电源以图1中用虚线32示意地表示的浮动接地节点为参考点。
通过参考图2的时序图，会更容易地理解图1电路的工作。图2中，头两个电压波形V26和V27分别表示在定时控制输入端26和节点27处的电压，而时间间隔D24和D44分别表示延迟电路24和44的时间延迟。产生锁存电路36的输出电压VQ的触发点是在时刻t1处波形V26的下降沿。如图2所示，V26和V27的下降沿被时间延迟D24分隔开，并且这两下降沿发生在半桥式电路的输出为低以及浮动阱30相应地仍接近地电位的时候。以地为参考点的电压V26和V27分别通过接口电路28和42耦合到浮动阱内的延迟电路34和44，产生了到锁存电路36的置位(S)和复位(R)输入，这两信号引起锁存电路36的输出VQ在时刻t3上升，这上升发生在时刻t1后等于D24与D34之和的时间延迟处，并在t4处下降，此下降发生在时刻t1后等于D44的时间延迟处。这样，电压VQ的脉冲宽度PW的上升沿和下降沿均受到控制，它们受控于波形V26的单下降沿以及延迟电路24、34和44。此外，因为延迟电路24以地为参考，可以通过电路调节容易地控制其延迟，因此，能够通过选择适当的延迟值D24来获得所希望的脉冲宽度PW，而延迟电路34和44处在浮动阱内，故保持固定的延迟。
虽然一般公认可以使用许多形式的接口电路(28,42)和延迟电路(34,44)，但是，图3中示出这种电路的一种有利的实施办法。图3中，诸如图1中的电路28或42这样的接口电路耦合到诸如图1中的延迟电路34或44这样的延迟电路，同时，所述接口电路和延迟电路连接在浮动地32与电源总线46之间，此电源总线46处在浮动地32以上等于图3的电路所希望的电源电压那样的电压。电路的接口部分包括用于把输入电压VIN耦合到一对串联二极管D2和D3的二极管D1；电阻R以及反相器INV1。电路的这个部分用来把以地作参考点的电压VIN(它可以是在图1的节点26或节点27处的电压)耦合到以浮动地32为参考点的浮动阱内的延迟电路。为此，二极管D1必须是高压二极管，以便经受得住在电路的工作周期的一部分时间内在地与浮动阱之间的高压。由于接口电路28、42的特殊电路配置，向延迟电路34、44提供的逻辑输入的状态将在浮动阱内电平变动期间保持不变。
图3也说明延迟电路34,44的一种特殊的实施办法，虽然一般公认可以采用许多不同的延迟电路配置。在这电路中，反相器INV1的输出被送到与电流源I串联的一对MOS场效应晶体管(MOSFET)晶体管T1和T2处，这电流源I用来以这样的延时对电容C充电，此延时为电容C被电流源I从零充到随后的反相器INV2的阈值电压所需的时间。然后，在端子48处，反相器INV2的输出被耦合到图1的锁存电路36的置位输入端(在延迟电路34的情况下)或复位输入端(在延迟电路44的情况下)。
图4中示出适合于与图1的电路协同工作以便使到晶体管14的高侧栅信号与到晶体管16的低侧栅信号同步的电路。示于图4的方框图的附加电路使用在延迟电路24的输入端(26)和输出端(27)出现的信号来产生低侧栅50的低侧栅定时信号，此信号与从锁存电路36的输出端Q通过浮动阱30内的栅驱动器40加到高侧栅38的信号同步。这一点是这样实现的，即，把在端子26处的定时控制输入信号加到一对延迟元件44’和34’，这一对延迟元件44’和34’用反相器52串联起来，并且延迟元件34’的输出被加到锁存电路36’的置位输入端S’。锁存电路36’的复位输入端R’从延迟元件24的输出端27接收到输入信号。正如在上述的电路那样，锁存电路36’的输出端Q’被耦合到栅驱动器40’，栅驱动器40’的输出在低侧晶体管16的栅50处提供定时信号。应该指出，延迟元件44’和34’的延迟每个都被设置成分别大致等于延迟电路44和34的延迟，以便使低侧的定时与高侧的定时同步。
为了避免高侧与低侧晶体管启动的重迭，这种同步是必要的，这种启动的重迭会造成不希望有的而又可能的、在高压端18与地端20之间的破坏性的电流浪涌。可以通过参考图5来更好地理解实现这种同步的方式，图5表示与图4所示的电路工作相关的选用的波形的时序图。图5中，头三个波形(V26、V27和VQ)对应于图2中所示的和所描述的波形，同时标有PW的发生在时刻t3和t4之间的波形VQ的一部分代表通过栅驱动器40加上的、用于启动高侧晶体管14的信号的脉冲宽度。图5的第四条线代表锁存电路36’的输出信号VQ’，它通过栅驱动器40’驱动低侧晶体管16的栅极。当锁存电路36’被从延迟元件24来的电压V27的下降沿复位时，在时刻t2，电压VQ’变低。然后，直到时刻t5为止，电压VQ’停留在低电位，这发生在时间延迟等于由图4的延迟电路44’和34’所引起的延迟的总和的时刻。这样，如图5中清楚地表示的那样，高侧晶体管14在持续时间“PW”期间，即，在时刻t2和t5之间是导通的，而低侧晶体管16在持续时间PW’期间，即，在时刻t2和t5之间是截止的。因为t2在t3之前发生，而t5在t4之后发生，如由时间延迟D34和D34’所决定的那样，低侧晶体管16总是在高侧晶体管刚导通之前稍早些就截止，直到高侧晶体管截止后稍后些为止，这样，就避免了不希望有的和潜在的包括两个晶体管同时导通的有破坏性的情况出现。
这样，上面描述的集成半桥式定时控制电路就能即使在高频下也把功率损耗减到最小的情况下有效地驱动半桥式输出级。这是在避免采用大电容和复杂的模拟电路的电路中做到这一点的，因而它能容易地被集成。此外，用来驱动输出级晶体管的波形的占空因素和周期能容易地选择，这样就实现灵活的工作。
虽然已经通过参考几个最佳实施例来具体地表示和描述了本发明，但是，本专业的技术人员明白，可以提出各种在形式上和细节上的改变而不超出本发明的精神和范围。
权利要求
1．一种用来驱动半桥式输出级的集成半桥式定时控制电路，所述半桥式输出级有高侧和低侧功率晶体管，而这两种功率晶体管在高压输出端耦合一起，所述定时控制电路包括用于产生高侧定时控制波形并具有置位和复位输入端以及耦合到所述高侧功率晶体管控制端的输出端的双稳态电路；定时控制电路输入端；具有耦合到所述定时控制电路输入端的输入端和输出端的第一延迟电路；其特征在于所述第一延迟电路以低侧为参考点；以及所述定时控制电路还包括第二延迟电路，它有输入端和耦合到所述双稳态电路置位输入端的输出端；第一接口电路，用于把所述第一延迟电路的输出端耦合到所述第二延迟电路输入端；第三延迟电路，它有输入端和耦合到所述双稳态电路复位输入端的输出端；以及第二接口电路，用于把所述定时控制电路输入端耦合到所述第三延迟电路输入端。
2．如权利要求1的集成半桥式定时控制电路，其特征在于所述第一延迟电路是一种可控的延迟电路。
3．如权利要求1或2的集成半桥式定时控制电路，其特征在于所述第二延迟电路和第三延迟电路是固定延迟电路。
4．一种如上述的权利要求中的一个或多个权利要求的集成半桥式定时控制电路，其特征在于还包括另一个双稳态电路，它用于产生低侧定时控制波形，并有置位和复位输入端和耦合到低侧功率晶体管的控制端的输出端，所述第一延迟电路输出端耦合到所述另一个双稳态电路的复位输入端，并且另一个延迟电路连接在所述定时控制电路输入端与所述另一个双稳态电路置位输入端之间。
5．如权利要求4的集成半桥式定时控制电路，其特征在于所述另一个延迟电路的时间延迟大致等于所述第二和第三延迟电路的时间延迟的总和。
6．一种如上述的权利要求中的一个或多个权利要求的集成半桥式定时控制电路，其特征在于还包括栅驱动电路，它用于把所述双稳态电路的输出端耦合到所述高侧功率晶体管的所述控制端。
7．一种如上述的权利要求中的一个或多个权利要求的集成半桥式定时控制电路，其特征在于所述双稳态电路包括锁存电路。
8．一种如上述的权利要求中的一个或多个权利要求的集成半桥式定时控制电路，其特征在于所述第二和第三延迟电路包括数字延迟电路。
9．一种如上述的权利要求中的一个或多个权利要求的集成半桥式定时控制电路，其特征在于还包括另一个双稳态电路，它用于产生低侧定时控制波形，并具有置位和复位输入端和耦合到低侧功率晶体管的控制端的输出端，所述第一延迟电路输出端耦合到所述另一个双稳态电路的复位输入端，并且另一个延迟电路连接在所述定时控制电路输入端与所述另一个双稳态电路的置位输入端之间。
10．一种如上述的权利要求中的一个或多个权利要求的集成半桥式定时控制电路，其特征在于所述第一和第二接口电路中的每一个都包括反相器，此反相器有用二极管耦合的输入段，后者用于把所述反相器与所述定时控制电路的接地线解耦。
全文摘要
用于驱动半桥式输出级的集成半桥式定时控制电路具有:高侧和低侧功率晶体管,它们一起耦合到高压输出端;以及用于产生高侧定时控制波形的双稳态电路。所述双稳态电路由两个延迟电路控制,后者中的每一个通过相关的接口电路与高侧电压去耦。所述延迟电路由彼此相对地延迟的并且以低侧(地)作为参考点的输入电压控制。这样,获得一种能够以小的功率损耗在高频下工作的集成半桥式定时控制电路,该电路易于被集成,并且其运行既精确又易于调节。
文档编号H03K17/10GK1212088SQ97192520
公开日1999年3月24日 申请日期1997年10月2日 优先权日1996年10月29日
发明者黄利文 申请人:菲利浦电子有限公司