专利名称：将模拟电流转换为数字信号的方法及设备的制作方法
技术领域：
本发明涉及将模拟电流转换为数字信号的方法及设备；更具体地是本发明涉及高速流水线模-数(A/D)转换器的设计，在那里输入的模拟信号是电流。
背景技术：
传统的互补金属氧化物半导体(CMOS)A/D转换器已使用开关电容器技术来设计。但这些类型的A/D转换器通常需要线性电容器。在数字CMOS工艺中只有一个多聚层可利用。在数字CMOS工艺中为了生产线性电容器，需要额外的加工步骤，它将增加成本。所以在数字CMOS工艺中设计CMOS A/D转换器是令人感兴趣的。这能凭借使用电流型方法来完成，例如参见“模拟集成电路(IC)设计电流型方法”，C.Toumazou,F.J.Lidgey和D.G.Haig(编辑)，Peter Peregrinus有限公司，1990和“开关电流用于数字技术的模拟技术”，C.Tounazou,J.B.Hughes和N.C.Bettersby(编辑)，Peter Peregrinus有限公司1993。
在电气及电子工程师学会(IEEE)固体电路杂志1995年5月号522-532页，C-Y.Wu,C-C.Chen和J.-J.cho的“CMOS晶体管-使用全微分电流型电路技术的只有8比特每秒4.5兆次取样的流水线模-数转换器”中提出高速流水线A/D转换器。
图1中给出每级1比特的结构。A/D转换器包括在输入端的电流取样和保持(S/H)电路1和8个相同的1比特流水线级2。在每级2包含电流S/H电路3，级间电流放大器/加法器4，电流比较器5和电流基准6。
如果输入电流Ij为正，电流比较器的输出为1，流向下一级的剩余电流为(2Ii-Iref)。如果输入电流Ij为负，电流比较器的输出为零，流向下一级的剩余电流为(2Ij+Iref)。剩余电流Ij+1然后被送到下一级去确定下一个比特。所以取样的输入电流能被输送以顺序确定它的数字码。
在实际的实施中，乘2功能能在S/H电路中实现，如在参考文献“CMOS晶体管-使用全微分电流型电路技术的只有8比特每秒4.5兆次取样流水线模-数转换器”中使用电流镜一样。然而，电流镜对于S/H电路来说包含了额外的电容性负载，这限制了速率。另一个缺点是每一级是被相同对待的，所以功率损耗不是最佳的。
在美国专利A-4894657“具有并行自动调零模拟信号处理的流水线模-数结构”中，其发明涉及用于将模拟信号转换为数字信号的A/D转换器，具体地说涉及用于确定转换输出的部分比特的分别具有A/D-D/A级联子块的流水线A/D转换器。被引用的发明是基于传统的电压型方法，所以不在使用电流型方法的本发明范围内。
发明概述为改善流水线电流型A/D转换器的速率，本发明降低了从每级输出看到的电容性负载。凭借调整基准电流，按照本发明的方法及设备还可降低功率损耗。当使用本发明的结构时，可能达到每秒约100兆次取样的转换速率并比现有的设计降低功率损耗数倍。
附图的描述图1表示用于流水线电流型模-数转换器的现有技术结构。
图2表示按照本发明的流水线电流型A/D转换器结构。
图3表示生成最后有效比特(LSBs)以降低图2中的基准电流范围的步骤。
图4表示对应于图2结构中一级的简化电路图。
图5表示电流取样和保持电路的简化电路图。
图6表示1比特电流量化器的简化电路图。
图7表示1比特D/A转换器的简化电路图。
发明详述为增加运行速率和提供降低功率损耗的装置，流水线电流型A/D转换器的结构被提出如图2所示。
本发明的结构包括在输入端和N个流水线级8处的S/H电路7。每级8包含内部低分辨率A/D转换器9,D/A转换器10,S/H电路11，基准电流源12以及电流加法器/减法器13。每级8不必与任何其他级相同。本发明结构的最显著的特点是(1)到内部A/D转换器(它可只是电流比较器)和到级间S/H电路的输入是时间交替的；(2)对D/A转换器(它可能只是1比特转换器)的基准电流在每级可能是不同的。转换器只需两个时钟相位。三个相继级的运行在表1中被说明，其中内部A/D转换器的自动调零是任选的。
表l三个相继级的运行输入电流首先被输送给通常具有低分辨率的内部A/D转换器9，然后输入电流被换向到s/H电路11，而同时内部D/A转换器10将电流输出到电流加法器/减法器13。电流加法器/减法器的输出被送到下一级。所以输出电流是D/A转换器10的输出电流和S/H电路11的输出电流的总和。它可以用Ij+1=Ij-((b1+2·b2···+2kj-1bkj··)·Ijref)---1)]]>表示，这里内部A/D转换器9有kj个输出比特。
为了实现适当的量化，下列级的基准电流应被定标(scale)，即I(j+1)ref=Ijref2kj---2)]]>在新的结构中，不需乘以系数2来降低稳定时间。精确度主要决定于基准电流源的匹配，它比得上精确度决定于电流源的匹配及系数的实现的其他结构。
在新的结构中，前级D/A转换器10和S/H电路11的置位都直接与限制运行速率的当前一级的A/D转换器9的稳定相联系。精心设计的A/D转换器(具有低分辨率)的稳定时间通常只有S/H电路稳定时间的l/5-l/10，而且D/A转换器的稳定通常比其他电路快得多，与现有技术中的电路比较，在新结构中S/H电路11的电容性负载小得多。所以，所发明的A/D转换器能比现有的A/D转换器运行快得多。按照晶体管水平的模拟，每秒约100兆次取样的数据速率是可能的。
由于基准电流源的定标，在整个流水线级间最大电流的振荡减小。所以贯穿流水线级的偏流能被依次降低。功率损耗因而能显著下降。
对于第一级需要高分辨率(相当于整个流水线A/D转换器的分辨率)和随后各级需要越来越低的分辨率贯穿流水线的性能，定标并没有负效应。例如，第二级只需要相当于整个A/D转换器的比特分辨率(分辨率用比特数表示)减去第一级的比特分辨率。
要减少基准电流的范围，可在生成最后有效比特(LSBs)的级的S/H电路中引入乘法，它们能取图3所示的两种形式。
输出电流可由下式给出Iin=2k1I1-((b1+2·b2+...+2ki-1·bki)·Ilres)---3)]]>在此情形中，随后的级具有相同的基准值Iiref。
由于额外的电容性负载，稳定的时间增加了。然而，生成LSBs的级没有同样的精确要求，而较大的稳定误差是可接受的。
本发明的结构已在固有的CMOS工艺过程中实现。这一部分提出简化的电路解决方法。在图4中显示了对应于图2的一个级的简化电路图。输入电流Iin通过开关晶体管M7在奇时钟相位Clk-o被输入电流取样和保持电路-S-HO并通过晶体管M6在偶时钟相位Clk-e被输入电流量化器量化器-1。量化器-1的输出靠一个反相器被反相，然后用信号Set-b凭借可复位的双稳态触发器将它锁存。数字输出Out-Dig被用于控制D/A转换器DAO-1b。流向下一级的输入电流是Iout，它通过将取样和保持电路S-HO的输出和D/A转换器DAO-1b的输出用导线连接在一起生成。应注意图2中减法是在D/A转换器中靠恰当设置基准电流的方向隐含地实现的。Vbias0～2都是用于模拟块S-HO和DACO-1b的偏压。
在图5中显示了电流取样和保持电路的简化电路图。电流取样和保持电路基本上是具有控制开关的栅-阴极联放大器电流镜。晶体管M0和M16分别提供用于输入和输出的偏流。晶体管M1和M15都是栅-阴级联放大器以增加电流源的输出阻抗。晶体管M17和M5与栅-阴级联放大器M3和M4在一起实现电流反射。晶体管M6被用作受数字输入Clk-S控制的开关。Iin和Iout分别为输入和输出电流。而Vbias0～2都是偏压。
当数字输入Clk-S高时，由于用于晶体管M17和M5的相同栅-源电压，输出电流Iout等于输入电流Iin。当Clk-S变低，晶体管M5的栅极被断开，所以输出电流Iout保持恒定。对于不同的级，偏流能被定标。
在图6中显示了1比特量化器的简化电路图。所用的1比特电流量化器是低阻抗的量化器。晶体管M0和M1都是输入晶体管。晶体管M2和M3形成放大器。当输入电流Iin改变方向，任何小的电势改变都会被放大器放大造成M0和M1的栅极电压显著大的变化。这个大的电压变化进一步由晶体管M4和M5组成的另一个放大器放大，并用反相器来驱动输出。要实现多比特电流量化器，只需要提供在输入端的基准电流。
在图7中显示了1比特D/A转换器的简化电路图。D/A转换器基本上是包含晶体管M22和M20以及它们各自的栅-阴级联放大器晶体管M23,M21的栅-阴级联放大器电流源。包括晶体管M0,M1、M10和M18的分支只被用于为晶体管M20提供偏压以保证M20中的漏极电流等于M22中的漏极电流。晶体管M31、M50、M36、M37都被用作开关。根据数字输入In-Dig，不是M22中电流就是M20中电流被切换到输出。同时，不被切换到输出的另外的电流被切换到负载，以避免电流源开路时电压的急剧变化。负载只是在其输入端装备了低阻抗的电流镜。Vbias0-2都是偏压。
尽管以上的描述包括了许多细节和特性，要理解它们只是对本发明的说明而不应认作限制。在不违背如附加的权利要求及其法定的等效物所限定的本发明的精神和范围的许多改进，对那些熟悉本技术领域的人员将是很明显的。
权利要求
1．将模拟电流转换为数字信号的方法，特别是在该方法涉及高速流水线模-数(A/D)转换方面，其特征在于降低电容性负载，其中，通过调整基准电流，该方法还降低功率损耗。
2．将模拟电流转换为数字信号的设备，特别是该设备涉及高速流水线模-数(A/D)转换器的设计，其特征在于在输入端和N个流水线级(8)处包含S/H电路(7)，它们中每一个都包含内部低分辨A/D转换器(9),D/A转换器(10),S/H电路(11)，基准电流源(12)和加法器/减法器(13)，其中每级(8)都不必与任何其他级等同。
3．按照权利要求2的设备，其特征在于，为了具有高速率，在级(8)中，级间A/D转换器(9)和S/H电路(11)都是时间交替地以降低电容性负载。
4．按照权利要求2的设备，其特征在于，为了降低功率损耗，在级(8)中，提供基准电流的定标用于导致每个级偏流的定标。
5．按照权利要求2的设备，其特征在于使用LSBs级以降低基准电流的范围。
全文摘要
使用高速流水线模－数(A/D)转换器将模拟电流转换为数字信号,在输入端和几个相同流水线级A/D转换器可包括电流取样和保持(S/H)电路,每级包含电流S/H电路,电流的级间低分辨A/D转换器和电流基准。改善流水线电流型A/D转换器的速率,由每级的输出来看电容性负载将被降低。凭借调整基准电流,功率损耗也将降低。可能达到每秒约100兆次取样的转换速率并将功率损耗比现有设计降低数倍。并增加运行速率和提供降低功率损耗的手段,流水线电流型A/D转换器可包括S/H电路(7)作为输入和N个流水线级(8),每级包含一个内部的低分辨A/D转换器(9),D/A转换器(10),S/H电路(11),基准电流源(12)以及加法器/减法器(13)。本发明结构的最显著的特点是:(1)到内部A/D转换器和级间S/H电路的输入是时间交替的;(2)对D/A转换器的基准电流在每级可以是不同的。
文档编号H03M1/14GK1217836SQ9719440
公开日1999年5月26日 申请日期1997年4月29日 优先权日1996年5月7日
发明者谭年熊 申请人:艾利森电话股份有限公司