一种高速数字信号的并行dds合成方法
【技术领域】
[0001]本发明涉及芯片设计方法领域，具体涉及一种高速数字信号的并行DDS合成方法。
【背景技术】
[0002]随着电子、通信技术的高速发展，高速DAC芯片的采样率越来越高；然而，FPGA芯片的系统处理时钟频率是有限的，导致高速DAC芯片的高采样率不能得以发挥，从而进一步影响总工作频率。现有具备模拟输出的处理芯片，在使用高速DAC芯片时，FPGA的系统时钟运行速率就会很高，由于系统时钟的运行速率高，内部系统时钟工作时序要求就很高，FPGA工作负载也很高，制作较好芯片的逻辑编写难度就很大且资源消耗巨大。在满足高速DAC芯片的采样率时，也要满足分辨率，这更加大了 FPGA的逻辑编写难度。市场对于处理器速度需求日益的提高和一直存在的并没有很好解决的频率匹配问题，进一步对FPGA的编程开发造成较严重的不利影响。
[0003]此外，业界普遍认为串行数据进行传输的速度在任何时候总是会高于并行数据传输方式，即能用串行数据传输方式时，几乎不使用并行数据传输方式。然而，本发明提供一种方法使得在类似硬件环境中并行数据传输速度相对高于串行数据传输速度，并且芯片工作占用率很低。
【发明内容】
[0004]针对上述现有技术，本发明目的在于提供一种高速数字信号的并行DDS合成方法，其旨在解决现有FPGA芯片的系统时钟频率和DAC芯片的采样频率合成方法不能进行很好的频率匹配，并存在逻辑编写难度大，FPGA占用率高且芯片综合资源消耗巨大等技术问题。此外，对行业目标产生深远的技术启示:用更少的系统资源实现更多和更好的现实效果；当串行数据传输使硬件设备达到技术瓶颈时，在至少保证传输速率情况下，利用加入并行数据进行中间过渡，产生了令人意想不到的突破性效果。
[0005]为达到上述目的，本发明采用的技术方法如下:
[0006]—种高速数字信号的并行DDS合成方法，包括启动现场编程逻辑门阵列并对直接数字频率合成器输入信号；直接数字频率合成器将输入信号分为多相并行信号；多相并行信号转换为串行信号并输出。
[0007]上述方法中，所述的启动现场编程逻辑门阵列并对直接数字频率合成器输入信号，包括启动现场编程逻辑门阵列并对直接数字频率合成器输入频率为数模转换器采样频率八分之一的信号；所述的直接数字频率合成器将输入信号分为多相并行信号，包括直接数字频率合成器根据数模转换器采样率将输入信号分为八相并行信号。创造性地，仅使用八分之一的FPGA系统时钟频率资源，建立了输入信号分为八相并行信号的参考分频路数；显著地并实质地，提升了 FPGA系统时钟频率与数模转换器采样频率的匹配度，减少了 FPGA系统时钟占用且降低FPGA工作负荷。
[0008]上述方法中，进一步地，所述的直接数字频率合成器根据数模转换器采样率将输入信号分为多相并行信号，包括根据在数模转换器两个相邻的采样点之间加入多个位点从而将输入信号分为多相并行信号。创造性地，建立了输入信号分为多相并行信号的参考位点，根据参考位点，优选地，在两个相邻的采样点间插入七个位点，实现了单路串行信号转换为八路分频并行信号传输，仅使用八分之一的FPGA系统时钟频率资源，却获得了现有八分之八的FPGA系统时钟频率资源所提供的效果；显著地并实质地，提升了芯片工作效率，降低了编程难度且降低了 FPGA工作时序要求。
[0009]上述方法中，进一步地，所述的直接数字频率合成器将输入信号分为多相并行信号，包括由输入信号的频率和直接数字频率合成器的工作频率计算出输入信号的相位增量；根据相位增量分别计算出多相并行信号的起始信号；将多相并行信号的起始信号和输入信号的相位增量分别进行累加，分别获得各相并行信号对应的相位增量；再将各相并行信号对应的相位增量加入直接数字频率合成器以及数字频率合成器生成多相并行信号；所述的再将各相并行信号对应的相位增量加入直接数字频率合成器以及数字频率合成器生成多相并行信号，包括将各相并行信号对应的相位增量加入直接数字频率合成器的IP核内，使用直接数字频率合成器的SIN/C0S查找表后通过相位生成器生成多相并行信号。创造性地，通过加入过渡量相位增量的方式，由查表生成多相并行信号；显著地并实质地，优化FPGA系统时钟工作时序，降低高速频率输出时逻辑编写难度。
[0010]上述方法中，进一步地，所述的多相并行信号转换为串行信号并输出，包括多相并行信号通过输出并行转换模块转换为串行信号输出；所述的多相并行信号通过输出并行转换模块转换为串行信号输出，包括多相并行信号通过Xilinx的0SERDESE2输出并行转换器转换为串行信号输出。创造性地，输出并行转换模块将由八分之一的FPGA系统时钟频率通过直接数字频率合成器分为的八相并行信号转换为串行信号输出，原被占用的八分之七的FPGA系统时钟实现了空余，并可同时进行更多的处理活动，实现了 FPGA工作时钟效率的最大化；显著地并实质地，提高了信号传输速率，同时降低FPGA工作时钟频率。
[0011]与现有技术相比，本发明的有益效果:
[0012]FPGA芯片的系统时钟频率和DAC芯片的采样频率能够进行很好的频率匹配；创造性地，在至少保证传输速率情况下，引入本以为会影响芯片工作效率和信号传输速度的并行数据传输方式进行数据传输过渡，然而产生了令人意想不到的突破性效果；创造性地，仅使用八分之一的芯片资源实现了至少原有的效果，空余八分之七的芯片资源用于提供更多的处理工作；显著地并实质地，减少了 FPGA系统时钟占用且降低FPGA工作负荷；优化FPGA系统时钟工作时序且降低高速频率输出时逻辑编写难度；提高了信号传输速率且同时降低FPGA工作时钟频率。
【附图说明】
[0013]图1为本发明方法步骤示意框图；
[0014]图2为本发明方法在具体实施中各时刻每一路信号示意图；
[0015]图3为本发明方法在具体实施中并行直接数字频率合成器示意图。
【具体实施方式】
[0016]本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
[0017]本发明所述的方法，包括以下步骤:
[0018]图1为本发明方法步骤示意框图，I)、启动现场编程逻辑门阵列并对直接数字频率合成器输入信号；2)、直接数字频率合成器将输入信号分为多相并行信号；3)、多相并行信号转换为串行信号并输出。
[0019]实