锁存电路的制作方法
【技术领域】
[0001] 本发明涉及锁存电路。
【背景技术】
[0002] 已经认识到时钟网络设计是锁存电路的总功耗的主要因素。
[0003] 具体地，当输入和输出处于相同状态时，内部节点的冗余转变在诸如触发器之类 的锁存电路中引起不必要的功耗。这些冗余转变可以引起大约50%的功耗。时钟汇（clock sink)(触发器）的动态功耗通常为片上系统（"SoC"）设计的总功率预算的大约30%。
[0004] 已采用多种方法来减小片上系统架构的功耗。时钟选通已广泛用作一种将SoC设 计的未使用部分的时钟控制关闭的方法。不幸的是，对于被时钟控制的元件所采样的数据 在两个连续周期都相同的情况，时钟选通是无效的。当输入节点和输出节点处于相同状态 时，由时钟信号引起的触发器内部节点的冗余切换导致不必要地增加了功耗。
[0005] 图1示出了已知的主-从D型触发器布局，其中示出了 D输入、Q输出、外部时钟 输入CK以及内部反相时钟CKA和CKN。该电路包括主选通D型锁存器10和从选通D型锁 存器12。始终切换内部时钟寄生电容，而与连续时钟周期中的采样值差异无关。这导致了 不期望的功耗增加。
[0006] 提出了多种低功率技术来减小由触发器的内部节点的冗余切换引起的功耗。
[0007] 图2示出了所谓的"按需时钟（clock on demand) "触发器。该"按需时钟"触发 器具有"异或"门20, "异或"门20的输出Sdiff用于对主/从锁存器布置24的"与"门22 形式的时钟缓冲器进行选通，以避免针对相同输入值和输出值的冗余转变。"异或"门将当 前D输入与锁存的触发器Q输出相比较。这样，仅当当前输入与先前时钟周期中采样的输 入不同时才创建透明采样窗口。
[0008] 这种微架构用作一种精细调节特征，以相较于作为较粗略控制的时钟选通而言节 省时钟电力。
[0009] 在常规操作期间，S卩，当输入数据和输出数据在连续时钟周期中不相同时，由于 "与"门22和"异或"门20添加的功能，功耗增加（增加的功耗实际上为23% )。考虑到在 连续时钟周期中输入和输出数据相同时实现的功耗减少（是因子1. 7至2. 94)，这种功耗增 加可以忽略。
[0010] 图3示出了功耗变化（基于电流ITO)。每一对中，左侧条形示出了图2中电路的 功耗，右侧条形示出了基本触发器24的功耗。针对三种可能的输入数据序列示出了功耗。
[0011] 该电路在保持时间方面存在问题。按需时钟触发器基本上是由电路中通过Sdiff 信号与时钟信号之间的"与"操作而产生的脉冲时钟来驱动的锁存电路。尤其对于扫描测试 电路而言，保持时间变差的问题尤为严重。扫描链是一种移位寄存器，扫描链的每个分段的 传播延迟可能较小。这使得有必要向扫描链的分段中插入延迟单元以应对保持时间违反。 这不仅使设计工作变得复杂，还由于插入延迟单元导致了功耗增加。
[0012] 避免了能量密集预充电的低功率条件时钟控制触发器基于差分布局，如图4所 示，图4示出了基于差分SRAM单元的主从触发器布局。
[0013] 该电路包括主存储单元40和从存储单元42。每个存储单元采用交叉耦合反相器 对（CCIP)的形式。
[0014] 例如在US7456669中描述了这类电路的操作。
[0015] 电路输入DIN由第一数据反相器43反相，以形成反相输入DBN，并再次由第二数据 反相器44反相，以形成非反相输入DB。在本说明书和权利要求书中，非反相的意思是"具 有相同的相位"，因为DB实际上是输入的双重反相版本。这两个数据信号DB和DBN是内部 数据信号。
[0016] 时钟输入控制晶体管集合，该晶体管集合将内部数据信号耦合至主存储单元40 或者将主存储单元数据耦合至从存储单元42。
[0017] 该晶体管集合包括：第一 NM0S晶体管45a，用于耦合两个存储单元的输入；第二 NM0S晶体管45b，用于耦合两个存储单元的输出；第三PM0S晶体管45c，用于将反相输入 DBN耦合至主单元40的输入；以及第四PM0S晶体管45d，用于将非反相输入DB耦合至主单 元40的输出。
[0018] 对于时钟输入的一个相位（在该示例中，CK低），将两个内部数据信号耦合至主存 储单元40,对于另一个相位（在该示例中，CK高），由内部节点MDBN和MDB将主单元和从 单元耦合在一起。从单元的输入称作QB，从单元的输出称作Q。将信号QB反相以得到电路 输出D0UT。
[0019] 仅当输入数据和输出数据在连续时钟周期中不同时才对内部节点（DBN、DB、MDBN、 MDB、QB和Q)放电或充电。
[0020] 采样操作基本上包括：向两对交叉耦合反相器（主CCIP 40和从CCIP42)写入。 在时钟的低相位期间（在时钟的上升沿之前），输入数据对于主CCIP 40透明。在时钟的上 升沿，由主CCIP 40将数据写入从CCIP 42。
[0021] 然而当从CCIP 42中存储的数据值与主CCIP 40的值不同时，从CCIP中存储的数 据值引起主CCIP数据破坏的风险很高。
[0022] 这使得该电路易受工艺变化的影响。为了避免这种数据耦合并克制从CCIP中存 储的数据值，将主CCIP的尺寸设计为大于从CCIP(如图4中示意性所示出）。这种大尺寸 设计增加了功耗。
[0023]为 了解决该问题，在 Chen Kong 等人的 "A 77 % Energy-Saving22_Transistor Single-Phase Clocking D flip-flop with Adaptive Coupling configuration in 40nm CMOS"，Proc. Of IEEE ISSCC 2011，pp. 338-339中提出了基于自适应耦合的主从触发器布 局。
[0024] 图5示出了这种电路设计。
[0025] 基于自适应耦合的布局引入了两个附加的自适应耦合元件50、52。这种配置削弱 了输入状态（主CCIP 40中存储的值）与内部状态（要写入的从CCIP值）不同时状态保 持（state-retention)稱合的影响。
[0026] 这导致容易转变并且增强了变化弹性（variability resilience)。
[0027] 每个自适应耦合元件由并联配置的一个PM0S和一个NM0S构成，栅极由相同的数 据信号来控制。如果NM0S的栅极电平为低（DBN节点为低，DB节点为高），则PM0S导通， NMOS截止，从而削弱了主CCIP 40中存储的值翻转（flipping)时升高的节点⑶BN的影响。 该电路的基本思想在于限制从CCIP数据耦合对主CCIP的影响。
[0028] 附加的电路元件向电路中引入了不期望的延迟。
【发明内容】
[0029] 本发明由权利要求来限定。
[0030] 根据本发明，提供了一种锁存电路，包括：
[0031] 主电路，包括交叉耦合的反相器对；
[0032] 从电路，包括交叉耦合的反相器对；
[0033] 数据输入端子；
[0034] 数据输出端子；
[0035] 反相器布置，用于将数据输入端子处的数据反相，以得到数据输入的反相版本和 非反相版本；
[0036] 第一切换布置，用于将数据输入的反相版本和非反相版本之一切换到主电路的输 入，并将数据输入的反相版本和非反相版本中的另一个切换到主电路的输出；以及
[0037] 第二切换布置，用于耦合主电路和从电路的输入以及耦合主电路和从电路的输 出，所述第一切换电路和第二切换电路由输入时钟来进行时钟控制，
[0038] 其中，从电路的反相器耦合至高电压轨和低电压轨，其中对于两个反相器中的每 一个，通过电阻性元件来实现与电压轨之一的耦合。
[0039] 该电路提供了从电路反相器与电压线之一的电阻性连接。这用于产生电压降，该 电压降降低了晶体管源极电压，从而降低了从电路的强度。
[0040] 这种电路设计无需内部时钟缓冲器。该电路还可以使用单相时钟控制（Single phase clocking)，因此不需要内部时钟信号反转。不需要预充电阶段（基于感测放大器的 触发器需要，如US7557630中所公开）。可以以低功率来实现本发明的电路，当输入数据信 号和输出数据信号相同时，不存在对于冗余转变的动态功耗。还避免了上述保持时间问题。
[0041] 电阻性元件指的是有意使电阻高于导电连接迹线的部件。优选地，电阻性元件包 括二极管方式连接的晶体管。
[0042]电阻性元件可以包括连接在高电压轨与相应的反相器之间的二极管方式连接的 NM0S晶