基于tff的qc产生电路的制作方法
【专利说明】基于TFF的QC产生电路
技术领域 [0001] 本发明涉及一种由两个或门、两种触发边沿的T触发器（TFF)和MOS 管组成的四值时钟（QuaternaryClock，简称QCLK或QC)产生电路。
【背景技术】 [0002] 由于四值时钟QCLK有着丰富的信息量，它在一个时钟周期中有六种 跳变沿，其跳变沿的种类和数量都比传统的二值时钟的多得多，所以基于四值时钟的触发 器有着结构简单和功耗低等特点 【背景技术】 [1]。
[0003] 从现有技术看，文献[1]提出了基于四值时钟QCLK的六边沿触发器，文献[2, 3] 也利用四值时钟设计了相关的多值触发器。从相关的研宄文献中可以看出，四值时钟QCLK 在数字电路中已经得到了切实可行的应用并显示出了其优越性。然而，上述文献中使用的 四值时钟有一个共同的特点，即被用到的四值时钟都是用仿真软件模拟产生，而非由实际 的集成电路生成。调查研宄发现，目前尚无研宄文献提及生成四值时钟QCLK的方法以及相 关的电路，也即，一个简单而实用的四值时钟产生电路目前还是个空缺。而时钟是数字系统 中最重要的信号，在时序电路中的作用是控制和协调整个数字系统正常地工作。二值时钟 信号可由石英晶体多谐振荡器产生，而四值时钟目前还只能通过仿真软件模拟产生。这将 限制四值时钟的实际应用，文献[1-3]中基于四值时钟的触发器也将难以得到实用。
[0004] 为解决这一实际应用中的问题，即目前没有四值时钟的产生电路，本发明利用石 英晶体振荡器或锁相环等产生的二值时钟作为输入信号，应用传输电压开关理论[4,5]等 知识从开关级来发明一种四值时钟的产生电路，以求发明的电路简单、稳定高效和实用，以 解决目前没有集成电路可以产生四值时钟QCLK的问题。
[0005] 参考文献：
[0006][1]Lang，Y.-F.，Shen，J.-Z.?Ageneralstructureofall-eTges-triggereT flip-flopbaseTonmultivalueTclock，InternationalJournalofElectronics， 2013,100,（12)，pp.1637-1645.
[0007] [2]夏银水，吴训威，多值时钟与并列式多拍多值触发器，电子学报，1997,25,（8)，pp. 52-54.
[0008] [3]XiaY.S. ,WangL.Y. ,AlmainiA.E.A. ,ANovelMultiple-ValueTCMOS Flip-FlopEmployingMultiple-ValueTClock，JournalofComputerScience anTTechnology，2005, 20，（2)，pp.237-242.
[0009] [4]ffu,X. ,Prosser,F. .TesignofternaryCMOScircuitsbaseTon transmissionfunctiontheory,InternationalJournalofElectronics，1988,65, （5)， pp. 891-905.
[0010] [5]Prosser，F.，Wu，X.，Chen，X.CMOSTernaryFIip-Flops&TheirApplications. IEEProceeTingsonComputer&TigitalTechniques，1988,135，（5)，pp.266-272.
[0011]
【发明内容】
针对目前不能用简单的集成电路产生四值时钟的问题，本发明的内容 就是创造一种能产生文献[1]中使用的四值时钟QCLK的电路，且发明的四值时钟产生电路 要结构简单、工作高效，且其输入输出信号要满足以下四项要求：
[0012] 1)发明的电路有两个输入信号：二值时钟CLK及其反信号CLK，它们逻辑值取 值为{〇, 3}且占空比为50%，即高低电平的时间比为1 : 1 ;
[0013] 2)发明的电路有一个输出信号：四值时钟QCLK，它的电平逻辑值取值为{0，1，2， 3}，在一个时钟周期内其电平逻辑值的输出次序为0 - 1 - 2 - 3 - 2 - 1 - 0,每次输出 电平的持续时间相等；
[0014] 3)输入的二值时钟CLK与输出的四值时钟QCLK的频率比为3 : 1 ;
[0015] 4)四值时钟QCLK应有极高的频率和幅度稳定度，满足相关的时钟信号设计要求；
【附图说明】 [0016] 下面结合附图和【具体实施方式】对本发明作进一步详细说明。
[0017] 图1是本发明基于TFF的QC产生电路的线路图。
[0018] 图2是二值时钟CLK、信号％和Q i的时序电压波形示意图。
[0019] 图3是图1所示电路中输入的二值时钟CLK、触发器FF0的输出信号Q。和FF1的 输出信号％和输出的四值时钟QCLK的电压瞬态波形图。
【具体实施方式】 [0020] 本发明利用逻辑值切换为〇 - 3 - 0的二值时钟CLK来产生逻 辑值序列为〇- 1 - 2 - 3 - 2- 1 - 0的四值时钟QCLK。根据二值时钟CLK和四值时 钟的对应关系，本发明用二值时钟CLK的逻辑值3来控制产生四值时钟QCLK的逻辑值1 和3;而用二值时钟CLK的逻辑值0来控制产生四值时钟QCLK的逻辑值0和2。由于四值 时钟QCLK的逻辑值切换次序为0 - 1 - 2 - 3 - 2 - 1 - 0,所以当CLK = 3时四值时钟 QCLK生成单元要依次轮流输出逻辑值1、3和1 ;当CLK = 0时它则要轮流依次输出逻辑值 2、0和2。为此，还需两个辅助控制信号％和Q i来实现这种轮流输出，用、的3和0分别 来控制四值时钟逻辑值3和1的输出；用％的0和3分别控制四值时钟逻辑值2和0的输 出。Q〇和1的低电平与高电平的持续时间之比应分别为2 : 1和2 : 1，即QjPQi的占空 比都为33. 3%。这样，在二值时钟CLK以及信号％和Q i的控制下就能产生逻辑值序列为 0-1 - 2 - 3 - 2-1 - 0的四值时钟QCLK。本发明用T触发器对二值时钟CLK进行分 频来获得信号％和1。考虑到在实际电路中二值时钟CLK的有效边沿与触发器的输出信号 Qc^P Q :之间有时钟输出延迟，此延迟将在输出的四值时钟波形中产生毛刺，为消去毛刺，输 出信号％和Q :应分别在二值时钟CLK的下降沿和上升沿处改变状态。综上所述得知，信号 0。和Q i是二值时钟CLK的三分频信号。二值时钟CLK与信号Q JP Q i的波形示意图及它们 之间的时序关系如图2所示。
[0021] 为由二值时钟CLK获得％和1两信号，本发明采用两个二输入或门（G1和G2)、一 个下降沿触发的T触发器（FF0)和一个上升沿触发的T触发器（FF1)来组成二值时钟CLK 的三分频电路。所述T触发器FR)和FF1分别输出在CLK下降沿处和上升沿处改变状态的 三分频输出信号％和Q :，信号g和g分别是Q〇和Q :的反信号。在本发明中，所述三分频 电路的线路连接情况如图1中的左电路所示，其电路设计具体描述为：信号％和^接入所 述或门G1的两个输入端，信号@和％接入所述或门G2的两个输入端，G1和G2的输出分 别接所述T触发器FR)的输入端I；和FF1的T 1;也就是说，所述T触发器FR)和FF1的输 入信号的表达式分别为忑=Go+Q和$ = +0 ;所述触发器FF0和FF1的时钟信号为输 入的二值时钟CLK。这样，触发器FR)对CLK的下降沿敏感，其输出信号％是二值时钟CLK 的三分频信号且Q〇的低电平与高电平的持续时间之比为2 : 1;触发器FF1对CLK的上升 沿敏感，其输出信号Qi也为二值时钟CLK三分频信号且Q i的低电平与高电平的持续时间比 为2 : 1。信号QjPQi就是本发明所需的产生四值时钟QCLK的控制信号。有了产生四值 时钟QCLK的控制信号，根据
【发明内容】
和文献[4, 5]中的传输电压开关理论，列出四值时钟 QCLK与二值时钟CLK、信号％和Q i的开关级函数表达式：
【主权项】
1. 一种基于TFF的QC产生电路，用输入的二值时钟CLK及其反信号GLK产生出序列 为0-1 - 2 - 3 - 2 - 1 - 0的四值时钟QCLK，它包括两个二输入或门（G1和G2)、一个 下降沿触发的T触发器（FF0)、一个上升沿触发的T触发器（FF1)、四个PMOS管（P1、P2、P3 和P4)和四个NMOS管（N1、N2、N3和N4);首先，用所述T触发器FR)和FF1对二值时钟CLK 进行三分频，分别得到在CLK下降沿处和上升沿处改变状态的三分频输出信号％和Qi，它 们的占空比都为33. 3%，信号g和&分别是％和Qi的反信号；然后，用所述八个MOS管组 成产生四值时钟的MOS管网络，其电路为所述PMOS管P1的源极和漏极分别与逻辑值3的 信号源和所述PMOS管P2的源极相接，所述PMOS管P3的源极和漏极分别与逻辑值2的信 号源和所述PMOS管P4的源极相接，所述NMOS管N1的源极和漏极分别与逻辑值1的信号 源和所述NM0S管N2的源极相接，所述NM0S管N3的源极和漏极分别与电源地和所述NM0S 管N4的源极相接，所述M0S管P2、P4、N2和N4的漏极连接在一起作为四值时钟QCLK的输 出端；最后，用CLK、CLK、^和％控制所述MOS管网络产生四值时钟QCLK; 所述基于TFF的QC产生电路的特征在于：所述T触发器FR)和FF1的输入信号的表达 式分别为％ 和7； + ,所述两个输入信号的表达式在电路上实现为信号％ 和^接入所述或门G1的两个输入端，G1的输出接所述T触发器FR)的输入端I；，信号g和Qi接入所述或门G2的两个输入端，G2的输出接所述T触发器FF1的输入端T1;控制所述 M0S管网络的信号具体连接为信号CLK、^.CLK.Q^CLK^,CLK和％分别与所述 M0S管Pl、P2、P3、P4、Nl、N2、N3 和N4 的栅极相接。
【专利摘要】本发明涉及一种基于TFF的QC产生电路的电路设计问题。由于QC有着较大的信息量，它在相关研究文献中已经得到应用而显示出一定的优势。而目前QC信号只能由模拟软件仿真生成，国内外还没有简单而实用的集成电路可以产生QC信号。这里发明一种基于TFF的QC信号产生电路，它主要由两种TFF以及MOS管组成。本发明即基于TFF的QC产生电路解决了目前不能由集成电路产生QC信号的问题，使得QC信号可以进行实际应用。模拟表明基于TFF的QC产生电路功能正确；另外，对发明的电路进行分析表明，本发明的电路结构简单，性能高，且易于在电路里进行实际应用。
【IPC分类】H03K3-02
【公开号】CN104617921
【申请号】CN201510096481
【发明人】不公告发明人
【申请人】浙江工商大学
【公开日】2015年5月13日
【申请日】2015年3月4日