一种jkff构建的qc产生电路的制作方法
【专利说明】一种JKFF构建的QC产生电路
技术领域 [0001] 本发明涉及一种由门电路、两种触发边沿的JK触发器（JKFF)和MOS 管组成的四值时钟（QuaternaryClock，简称QCLK或QC)产生电路。
【背景技术】 [0002] 由于四值时钟QCLK有着丰富的信息量，它在一个时钟周期中有六种 跳变沿，其跳变沿的种类和数量都比传统的二值时钟的多得多，所以基于四值时钟的触发 器有着结构简单和功耗低等特点 【背景技术】 [1]。
[0003] 从现有技术看，文献[1]提出了基于四值时钟QCLK的六边沿触发器，文献[2, 3] 也利用四值时钟设计了相关的多值触发器。从相关的研宄文献中可以看出，四值时钟QCLK 在数字电路中已经得到了切实可行的应用并显示出了其优越性。然而，上述文献中使用的 四值时钟有一个共同的特点，即被用到的四值时钟都是用仿真软件模拟产生，而非由实际 的集成电路产生。调查研宄发现，目前尚无研宄文献提及产生四值时钟QCLK的方法及相关 的电路，也即，一个简单而实用的四值时钟QCLK产生电路目前还是个空缺。而时钟是数字 系统中最重要的信号，在时序电路中的作用是控制和协调整个数字系统正常地工作。二值 时钟信号可由石英晶体多谐振荡器产生，而四值时钟目前还只能通过仿真软件模拟产生。 这将限制四值时钟的实际应用，文献[1-3]中基于四值时钟的触发器也将难以得到实用。
[0004] 为解决实际应用中没有四值时钟QCLK产生电路的问题，本发明利用石英晶体振 荡器或锁相环等产生的二值时钟作为输入信号，应用传输电压开关理论 [4'5]等知识从开关 级来发明一种主要用JKFF构建的四值时钟产生电路，发明的电路要简单、工作稳定高效和 实用，以解决目前没有集成电路产生四值时钟QCLK的问题。
[0005] 参考文献：
[0006] [1]Lang，Y.-F.，Shen，J.-Z. ?Ageneralstructureofall-edges-triggered flip-flopbasedonmultivaluedclock，InternationalJournalofElectronics， 2013,100,（12)，pp.1637-1645.
[0007] [2]夏银水，吴训威，多值时钟与并列式多拍多值触发器，电子学报，1997,25,（8)，pp. 52-54.
[0008] [3]XiaY.S. ,WangL.Y. ,AlmainiA.E.A. ,ANovelMultiple-ValuedCMOS Flip-FlopEmployingMultiple-ValuedClock，JournalofComputerScienceand Technology，2005, 20，（2)，pp.237-242.
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【发明内容】
[0011] 针对目前四值时钟不能由简单的集成电路产生的问题，发明的内容就 是创造一种能产生文献
【发明内容】
[1]中使用的四值时钟QCLK的电路，且发明的四值时钟QCLK产生 电路要结构简单、工作高效，且其输入输出信号要满足以下四项要求：
[0012] 1)发明的QC产生电路有两个输入信号：二值时钟CLK及其反信号CLK，它们逻 辑值取值为{〇,3}且占空比为50%，即高低电平的时间比为1 : 1 ;
[0013] 2)发明的QC产生电路有一个输出信号：四值时钟QCLK，它的电平逻辑值取值为 {0,1，2, 3}，在一个时钟周期内其电平逻辑值的输出次序为0-1 - 2 - 3 - 2 - 1 - 0,每 次输出电平的持续时间相等；
[0014] 3)输入的二值时钟CLK与输出的四值时钟QCLK的频率比为3 : 1 ;
[0015] 4)四值时钟QCLK应有极高的频率和幅度稳定度，满足有关时钟信号的设计要求。
【附图说明】 [0016] 下面结合附图和【具体实施方式】对本发明作进一步详细说明。
[0017] 图1是本发明一种JKFF构建的QC产生电路的线路图。
[0018] 图2是二值时钟CLK、信号％和Qi的时序电压波形示意图。
[0019] 图3是图1所示电路中输入的二值时钟CLK、触发器FF0的输出信号Q。和FF1的 输出信号％和输出的四值时钟QCLK的电压瞬态波形图。
【具体实施方式】 [0020] 本发明利用逻辑值切换为0 - 3 - 0的二值时钟CLK来生成逻辑 值切换为〇-1 - 2 - 3 - 2-1 - 0的四值时钟QCLK。根据文献 【具体实施方式】 [1]中的时钟切换规律， 本发明使用二值时钟CLK的逻辑值0来控制产生四值时钟QCLK逻辑值1和3;而利用二值 时钟CLK的逻辑值3来控制产生四值时钟QCLK逻辑值0和2。由于四值时钟QCLK的逻辑 值切换次序为〇 - 1 - 2 - 3 - 2 - 1 - 0,所以当CLK= 0时四值时钟QCLK产生电路要 依次轮流输出逻辑值1、3和1 ;当CLK= 3时它则要依次轮流输出逻辑值2、0和2。为此， 还需两个辅助控制信号％和Qi来实现这种轮流输出，用Q〇的〇和3分别来控制四值时钟 逻辑值1和3的输出；用％的0和3分别控制四值时钟逻辑值0和2的输出。QjPQi的低 电平与高电平的持续时间之比应分别为2 : 1和1 : 2,即％和\的占空比分别为33. 3% 和66. 7%，这样，在二值时钟CLK以及信号％和Q:的控制下才能产生逻辑值切换次序为 0-1一2 - ：3 - 2 - 1一0的四值时钟QCLK〇本发明用JK触发器对二值时钟CLK进行 分频来获得％和Q:信号。由于考虑到在实际电路中二值时钟CLK的有效边沿与触发器的 输出％和1之间有时钟输出延迟，此延迟将在输出的四值时钟波形中产生毛刺，为消去毛 刺，输出信号％和Q:应分别在二值时钟CLK的上升沿和下降沿处改变状态。综上可知，信 号％和Q:是二值时钟CLK的三分频信号，二值时钟CLK与信号QJPQi的时序波形示意图 如图2所示。
[0021] 为由二值时钟CLK获得％和Qi两信号，本发明采用一个上升沿触发的JK触发器 (FF0)和一个下降沿触发的JK触发器（FF1)来组成二值时钟CLK的三分频电路。所述JK 触发器FR)和FF1分别输出在CLK上升沿处和下降沿处改变状态的三分频输出信号Q。和 %，信号&和分别是和1的反信号。在本发明中，所述三分频电路的线路连接情况 如图1中的左电路所示，其电路设计具体描述为：信号g和％分别接入所述JK触发器FF1 的输入端1和FR)的输入端J。，所述JK触发器FR)的输入端K。和FF1的输入端Ji都与逻 辑值为3的电压源相接；S卩，所述JK触发器FR)的两个输入信号的表达式为上=Q心= 3 ;所述JK触发器FF1的两个输入信号表达式为1= 3, & ;触发器FR)和FF1的时 钟信号为输入的二值时钟CLK。这样，触发器FR)对CLK的上升沿敏感，其输出信号％是二 值时钟CLK的三分频信号且％的低电平与高电平的持续时间之比为2 : 1 ;触发器FF1对 CLK的下降沿敏感，其输出信号％也为二值时钟CLK三分频信号且Qi的低电平与高电平的 持续时间比为1 : 2。信号QjPQi就是本发明所需的产生四值时钟QCLK的控制信号。有 了产生四值时钟QCLK的控制信号，根据
【发明内容】
和文献[4, 5]中的传输电压开关理论，列 出四值时钟QCLK与二值时钟CLK、信号％和Qi的开关级函数表达式：
[0022]
【主权项】
1. 一种JKFF构建的QC产生电路，用输入的二值时钟CLK及其反信号GLK产生出序 列为0- 1 - 2 - 3 - 2- 1 - 0的四值时钟QCLK，它包括一个上升沿触发的JK触发器 (FF0)、一个下降沿触发的JK触发器（FF1)、四个PMOS管（P1、P2、P3和P4)和四个NMOS管 (Nl、N2、N3和N4);首先，用所述JK触发器FR)和FF1对二值时钟CLK进行三分频，分别 得到在CLK上升沿处和下降沿处改变状态的三分频输出信号％和Qi，它们的占空比分别为 33. 3%和66. 7%，信号g和^分别是％和Qi的反信号；然后，用所述八个MOS管组成产生 四值时钟的MOS管网络，其电路为所述PMOS管P1的源极和漏极分别与逻辑值3的信号源 和所述PMOS管P2的源极相接，所述PMOS管P3的源极和漏极分别与逻辑值2的信号源和 所述PMOS管P4的源极相接，所述NMOS管N1的源极和漏极分别与逻辑值1的信号源和所 述NM0S管N2的源极相接，所述NM0S管N3的源极和漏极分别与电源地和所述NM0S管N4 的源极相接，所述M0S管P2、P4、N2和N4的漏极连接在一起作为四值时钟QCLK的输出端； 最后，用CLK、GLK、&和g控制所述MOS管网络产生四值时钟QCLK; 所述一种JKFF构建的QC产生电路的特征在于：所述JK触发器FR)的两个输入信号的 表达式为JQ=QpKQ= 3 ;所述JK触发器FF1的两个输入信号表达式为J 3, & =瓦;所 述四个表达式在电路上实现为信号这和％分别接入所述JK触发器FF1的输入端K:和FF0 的输入端J。，所述JK触发器FF0的输入端K。和FF1的输入端Ji都与逻辑值为3的电压源 相接；控制所述M0S管网络的信号具体连接为信号CLK、豆、SZ、g、dZ、这、 CLK和豆分别与所述M0S管Pl、P2、P3、P4、Nl、N2、N3和N4的栅极相接。
【专利摘要】本发明涉及一种产生QC信号的电路设计问题。由于QC有着丰富的信息量，它在相关研究文献中已经得到应用而显示出一定的优势。而目前QC信号只能由模拟软件仿真产生，国内外还没有实用的集成电路可以产生QC信号。这里发明一种产生QC信号的集成电路，该电路主要由门电路、JKFF和MOS管组成。本发明即一种JKFF构建的QC产生电路解决了目前不能由实际电路生成QC信号的问题，使得QC信号可以进行实际应用。模拟表明发明的QC产生电路功能正确；另外，对本发明的电路进行分析表明，本发明的电路结构简单，性能高，且易于在电路里进行实际应用。
【IPC分类】H03K3-02
【公开号】CN104617919
【申请号】CN201510096439
【发明人】不公告发明人
【申请人】浙江工商大学
【公开日】2015年5月13日
【申请日】2015年3月4日