一种吞脉冲式时钟同步电路的制作方法
【技术领域】
[0001]本发明涉及一种吞脉冲式时钟同步电路。
【背景技术】
[0002]目前，高速多通道数据采集系统通常含有多个数据转换芯片，在这类系统的大多数应用中，需要将各个通道采集所得的数据流在时间上准确的对齐，使得多通道采集系统采集的数据与输入的模拟信号间有相同或确定的延迟，以便于后续的数据处理分析，这就要求分布在不同物理位置的多个数据转换芯片的输出信号在相同或确定的时刻翻转，这要求多个数据转换芯片内部的时钟信号严格同步。
[0003]为了实现多芯片时钟同步，传统的解决方案有两种:同步复位方式和吞脉冲方式。同步复位方式是通过向各个芯片同时发送一个高速的同步脉冲，实现各个芯片的同时复位。为了避免复位信号与时钟信号边沿重合而导致的不确定状态，应保证复位信号与芯片的时钟信号满足合适的延迟关系，同时，复位信号的上升/下降沿也必须足够陡峭。为了满足这些要求，通常需要额外的高速同步脉冲产生芯片以及反复的人工调试过程。因此虽然同步复位方式在原理上较为简单，其硬件的实现并不容易，对脉冲产生电路和电路板设计的要求较高，特别是当时钟频率达到GHz以上后，调试的过程更加困难。
[0004]吞脉冲方式每次同步两颗相邻的芯片，提供同步脉冲信号(基准信号)的芯片称为主芯片，被同步芯片称为从芯片。其基本原理是将主芯片产生同步脉冲信号与从芯片的内部产生的同步脉冲信号比较，如果检测到两者存在差异，就将从芯片内的高速时钟削去一个脉冲信号，在时域波形上表现为一个脉冲被“吞”掉了。通常将芯片内部由分频产生的最低速的时钟作为同步脉冲。经过多次吞脉冲的过程，最终芯片内部的时钟信号与相邻芯片内的时钟达到同步。完成同步的芯片再与相邻的芯片重复吞脉冲的过程，直到系统中所有芯片都达到同步。传统的吞脉冲同步方式要求主芯片的同步脉冲信号与从芯片的同步脉冲信号具有相同的延迟路径，为此芯片需要增加额外的端口以接收自己产生的和其他芯片产生的同步脉冲信号。同步脉冲信号的自回路与主芯片同步脉冲信号的路径延迟需要严格相等，对电路板设计要求较高，特别是时钟频率达到GHz以上后，电路板走线的细微差别都可能会导致同步失败。
【发明内容】
[0005]本发明目的是针对现有技术存在的缺陷提供一种吞脉冲式时钟同步电路，该电路去除了传统同步脉冲信号的自回路，在芯片内部增加步进式可变延迟电路，通过内部寄存器配置选择合适的延迟，该方案减少了高速芯片同步所需的端口数目，同时简化了电路板设计，降低了电路板设计的要求，提高了芯片使用的便利性。
[0006]本发明为实现上述目的，采用如下技术方案:一种吞脉冲式时钟同步电路，包括边沿触发选择电路，其输入端与主芯片产生的同步脉冲输入信号连接；步进式可变延迟电路，其输入端与从芯片产生的同步脉冲输出信号连接；所述边沿触发选择电路的输出端与步进式可变延迟电路的输出端连接到异或门的输入端，以进行异或操作；所述异或门的输出通过吞脉冲电路检测后，一路进行同步时钟输出，另一路通过同步脉冲产生电路反馈到所述步进式可变延迟电路。
[0007]进一步的，所述边沿触发选择电路包括依次串联的锁存器Latch、以及触发器DFF ;所述锁存器Latch的信号输入端D与同步脉冲输入信号连接，其信号输出端Q与所述触发器DFF的信号输入端D连接；所述锁存器Latch的使能端CLK与或门的输出端连接；所述或门的第一输入端与时钟输入信号连接，第二输入端与触发边沿选择信号连接；所述触发器DFF的信号输出端Q与异或门的第一输入端连接；所述触发器DFF的使能端CLK与时钟输入信号连接。
[0008]进一步的，所述步进式可变延迟电路包括多个依次串联的触发器DFF，其中设置在首位的所述触发器DFF的信号输入端D与所述同步脉冲输出信号连接；每个所述触发器DFF的使能端CLK均与时钟输入信号连接，每个所述触发器DFF的信号输出端Q分别与多路选择器的输入端对应连接，所述多路选择器的输出端与所述异或门的第二输入端连接。
[0009]本发明的有益效果:本发明电路不需要高速复位信号产生芯片，简化了电路板的设计，降低了系统的复杂度，有利于降低系统的成本，也降低了电路板调试的难度。
[0010]对比传统吞脉冲式时钟同步电路，去除了处于芯片外部的传统同步脉冲信号的自回路，在芯片内部增加步进式可变延迟电路，通过内部寄存器配置选择合适的延迟，该方案减少了高速芯片同步所需的端口数目，同时简化了电路板设计，降低了电路板设计的要求，提高了芯片使用的便利性。
【附图说明】
[0011]图1为传统多芯片同步系统连接示意图。
[0012]图2为本发明多芯片同步系统连接示意图。
[0013]图3为本发明芯片内部同步电路原理框图。
[0014]图4为本发明同步过程的时序示意图。
[0015]图5为本发明同步脉冲延迟与延迟选择信号以及触发边沿选择的对应关系示意图。
【具体实施方式】
[0016]本方案所提出的改进的吞脉冲式时钟同步电路的多芯片连接方式如图2所示，由于同步脉冲输入端口的数目减小到了一个，对比图1的传统吞脉冲同步方式，芯片的端口数目和互连线的数目都大为减小。本方案所提出的改进的吞脉冲式时钟同步电路，其本质是取消了传统吞脉冲式时钟同步电路中同步脉冲信号的自回路环节，在芯片内部增加步进式可变延迟电路来完成类似功能。
[0017]图3所示，涉及本发明的一种吞脉冲式时钟同步电路，包括边沿触发选择电路，其输入端与主芯片产生的同步脉冲输入信号连接；步进式可变延迟电路，其输入端与从芯片产生的同步脉冲输出信号连接；所述边沿触发选择电路的输出端与步进式可变延迟电路的输出端连接到异或门的输入端，以进行异或操作；所述异或门的输出通过吞脉冲电路检测后，一路进行同步