时钟输出，另一路通过同步脉冲产生电路反馈到所述步进式可变延迟电路。
[0018]其中，所述边沿触发选择电路包括依次串联的锁存器Latch、以及触发器DFF;所述锁存器Latch的信号输入端D与同步脉冲输入信号连接，其信号输出端Q与所述触发器DFF的信号输入端D连接；所述锁存器Latch的使能端CLK与或门的输出端连接；所述或门的第一输入端与时钟输入信号连接，第二输入端与触发边沿选择信号连接；所述触发器DFF的信号输出端Q与异或门的第一输入端连接；所述触发器DFF的使能端CLK与时钟输入信号连接。
[0019]其中，所述步进式可变延迟电路包括多个依次串联的触发器DFF，其中设置在首位的所述触发器DFF的信号输入端D与所述同步脉冲输出信号连接；每个所述触发器DFF的使能端CLK均与时钟输入信号连接，每个所述触发器DFF的信号输出端Q分别与多路选择器的输入端对应连接，所述多路选择器的输出端与所述异或门的第二输入端连接。
[0020]工作原理是:主芯片的同步脉冲输入信号，首先通过边沿触发选择电路对齐到内部时钟的上升沿。而由从芯片自己产生的同步脉冲输出信号，则通过步进式可变延迟电路调整延迟后，与经过重采样的同步脉冲输入信号进行异或操作。吞脉冲电路会检测异或门的输出结果，当异或的结果出现上升沿时，则吞掉一个时钟信号脉冲。经过多次反复的吞脉冲操作后，最终重采样后的同步脉冲输入信号与经过可变延迟电路后的同步脉冲输出信号达到一致。同步过程的时序示意图如图4所示。
[0021]下面对触发边沿的选择以及步进式可变延迟电路的延迟选择进行说明。选择合适的触发边沿，是为了避免同步脉冲输入信号与内部时钟的边沿冲突，导致D触发器采样结果不确定。因此需要根据同步脉冲输入信号的边沿与内部时钟信号的边沿的对齐关系，来选择合适的触发边沿，保证边沿触发选择电路中的D触发器有足够的建立保持时间。步进式可变延迟电路的延迟选择，是为了增加从芯片的同步脉冲输出信号的延迟，使该延迟与主芯片的同步脉冲输入信号的延迟相抵消。由于触发边沿的不同，也会引起主芯片同步脉冲输入信号的延迟不同，因此延迟选择需要与触发边沿的选择配合，两者共同作用达成延迟抵消的目的。图5给出了一个合适取值的示意图，其中的同步脉冲延迟是指主芯片产生的同步脉冲信号到达从芯片的预计延迟时间。例如，当同步脉冲延迟为1.5T(T为时钟频率)时，应设置延迟选择为2，触发边沿选择为I。同步脉冲延迟可以由仿真或测试获得。
[0022]本发明特别适用于IGHz以上的多ADC、DAC系统或其他高速数字系统的芯片间同步。
[0023]1、将从芯片的同步脉冲信号路径搬移到芯片内部，减少了芯片的端口和互连线的数目。
[0024]2、触发边沿选择和步进式可变延迟器相互配合，保证内部延迟可以与主芯片的同步脉冲信号延迟相抵消，实现同步过程。
[0025]3、触发边沿选择和步进式可变延迟器的延迟值均可通过软件配置，可以覆盖各种不同的同步脉冲延迟值。
[0026]另外，本发明所提出的多芯片时钟同步电路既可以适用于多通道ADC、DAC系统，也可以适用于其他有时钟同步需求的多芯片系统。
[0027]以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种吞脉冲式时钟同步电路，其特征在于，包括边沿触发选择电路，其输入端与主芯片产生的同步脉冲输入信号连接；步进式可变延迟电路，其输入端与从芯片产生的同步脉冲输出信号连接；所述边沿触发选择电路的输出端与步进式可变延迟电路的输出端连接到异或门的输入端，以进行异或操作；所述异或门的输出经吞脉冲电路检测后，一路进行同步时钟输出，另一路通过同步脉冲产生电路反馈到所述步进式可变延迟电路。
2.如权利要求1所述的吞脉冲式时钟同步电路，其特征在于，所述边沿触发选择电路包括依次串联的锁存器Latch、以及触发器DFF ;所述锁存器Latch的信号输入端D与同步脉冲输入信号连接，其信号输出端Q与所述触发器DFF的信号输入端D连接；所述锁存器Latch的使能端CLK与或门的输出端连接；所述或门的第一输入端与时钟输入信号连接，第二输入端与触发边沿选择信号连接；所述触发器DFF的信号输出端Q与异或门的第一输入端连接；所述触发器DFF的使能端CLK与时钟输入信号连接。
3.如权利要求2所述的吞脉冲式时钟同步电路，其特征在于，所述步进式可变延迟电路包括多个依次串联的触发器DFF，其中设置在输入侧的所述触发器DFF的信号输入端D与所述同步脉冲输出信号连接；每个所述触发器DFF的使能端CLK均与时钟输入信号连接，每个所述触发器DFF的信号输出端Q分别与多路选择器的输入端对应连接，所述多路选择器的输出端与所述异或门的第二输入端连接。
【专利摘要】本发明公布了一种吞脉冲式时钟同步电路，包括边沿触发选择电路，其输入端与主芯片产生的同步脉冲输入信号连接；步进式可变延迟电路，其输入端与从芯片产生的同步脉冲输出信号连接；所述边沿触发选择电路的输出端与步进式可变延迟电路的输出端连接到异或门的输入端，以进行异或操作；所述异或门的输出经吞脉冲电路检测后，一路进行同步时钟输出，另一路通过同步脉冲产生电路反馈到所述步进式可变延迟电路。本发明电路不需要高速复位信号产生芯片，简化了电路板的设计，降低了系统的复杂度，有利于降低系统的成本，也降低了电路板调试的难度。
【IPC分类】H03K5-00
【公开号】CN104617926
【申请号】CN201510053179
【发明人】周磊
【申请人】苏州迅芯微电子有限公司
【公开日】2015年5月13日
【申请日】2015年2月2日