一种d触发器的制造方法
【技术领域】
[0001]本发明涉及半导体器件领域，特别涉及一种D触发器。
【背景技术】
[0002]半导体器件在辐射环境中，周围的能量粒子会渗透到芯片内部，并发生电离辐射，在能量粒子的运动轨迹上产生一定数目的电子和空穴对。这些由于单个能量粒子电离辐射而产生的电子和空穴有可能在电场的作用下被电路的内部节点吸收，导致半导体器件功能异常。上述效应称为单粒子效应。
[0003]单粒子效应是一种随机效应。人们在1975年发现了 Binder、通信卫星、JK触发器发生的异常翻转现象，经过不断的研宄发现引发该异常翻转现象的因素包括宇宙射线中的高能质子、重离子、中子、电子和γ射线，以及陶瓷管壳所含的放射性同位素的α粒子等。单粒子翻转(SEU)主要发生于存储器件和逻辑电路中。1979年发现单个高能粒子能引起CMOS器件发生闭锁。1986年又发现单个高能粒子还能引起功率MOS器件发生单粒子烧毁。1987年又发现单粒子栅穿。进一步的模拟实验和在轨卫星的测试证实，几乎所有的集成电路都能发生单粒子效应。
[0004]随着半导体技术的迅猛发展，航天器用半导体器件的集成度不断提高，器件的特征尺寸越来越小，工作电压越来越小，相应地，临界电荷越来越小，导致集成电路越来越容易发生单粒子效应。D触发器是集成电路中使用最多的时序器件，这种器件在发生单粒子翻转和单粒子瞬态脉冲后，将会把错误信息保留下来，影响后续操作，从而导致整个系统错误或崩溃，造成严重的后果。
【发明内容】
[0005]本发明的目的在于提供一种D触发器，用于实现D触发器的抗单粒子效应，保证D触发器输出信息的准确性。
[0006]一种D触发器，包括时钟模块、延时滤波模块、主从级DICE锁存器模块、输出模块，其中主从级DICE锁存器模块根据从所述时钟模块输出的时钟信号，和通过所述延时滤波模块接收的外部数据信号，向数据输出模块输出相应的数据信号。延时滤波模块接收外部数据信号，并将接收的外部数据信号分成第一路信号和第二路信号；延时滤波模块对第一路信号进行滤波处理，对第二路信号不做处理；当经滤波处理的第一路信号与第二路信号相同时，延时滤波模块输出数据；当经延时滤波处理的第一路信号与第二路信号不同时，延时滤波模块不输出数据。
[0007]延时滤波模块包括第一反相器、延时滤波通路、直通通路、第一三态反相器；第一反相器将外部数据分成第一路信号和第二路信号，第一路信号经延时滤波通路后进入第一三态反相器，第二路信号直接进入第一三态反相器。
[0008]主从级DICE锁存器模块包括主级模块和从级模块，从级模块包括第一至第四从节点，从节点为单粒子敏感节点，从节点依次逻辑相邻。主级模块包括第一至第四主节点，主节点为单粒子敏感节点，主节点依次逻辑相邻。主节点和从节点物理上间隔排列；当从级模块中的单粒子敏感点中一个敏感点发生单粒子翻转时，相邻敏感点可以把错误纠正回来，只要避免相邻敏感点被单粒子轰击，即可确保节点的信息正确，主级亦如此。因此在版图布局时要把逻辑上的相邻敏感点分开，布局时把主从级敏感点交错摆放。
[0009]本发明的D触发器，还可以包括保护带，保护带包括PMOS管保护带、NMOS管保护带。PMOS管保护带由P+有源构成，NMOS管保护带由N+有源构成，单粒子敏感节点之间都设置有保护带。保护带的宽度采用设计规则中的有源最小宽度。
[0010]D触发器电路为CMOS电路，CMOS器件固有的pnpn四层结构形成了一个寄生可控硅。在单粒子效应下，P阱电阻或衬底电阻上的电压降可能会使得寄生的纵向NPN或横向PNP三极管导通，产生电流正反馈，最终导致两个寄生三极管达到饱和，并维持饱和状态，形成从电源到地的大电流通路，导致电路发生闩锁。
[0011]加入保护带可以降低寄生晶体管的增益，并控制加到内阱和衬底的电压，使寄生晶体管无法达到饱和，即无法产生电路通路，起到抗闩锁的作用。
[0012]延时滤波通路可包括反相器单元和滤波单元，反相器单元由偶数个反相器构成。
[0013]反相器单元的个数可根据实际应用中延时长短的需要增加或者减少。
[0014]时钟模块用于输出一对反相信号。
[0015]根据上述的D触发器，在瞬态脉冲到来时，通过延时滤波模块阻止该脉冲进入到电路内部，起到抗SET (单粒子瞬态脉冲)的作用；当内部存储节点发生翻转时，通过DICE结构迅速去掉翻转脉冲，保证电路输出结果正常，起到抗SEU的作用。在版图设计时加入保护带结构，该结构有效地抑制了 SEL (单粒子闭锁)，也有助于降低电路中的SET脉冲宽度。从而整体电路结构具有抗单粒子效应的功能。
【附图说明】
[0016]图1为本发明一实施方式的D触发器的原理图；
[0017]图2为本发明一实施方式的延时滤波模块原理图；
[0018]图3为本发明一实施方式的DICE单元原理图；
[0019]图4为本发明一实施方式的D触发器的时钟模块电路图；
[0020]图5为本发明一实施方式的D触发器的延时滤波模块原理图；
[0021]图6为本发明一实施方式的D触发器的延时滤波模块电路图；
[0022]图7为本发明一实施方式D触发器的主从级DICE锁存器模块电路图；
[0023]图8为本发明一实施方式的D触发器的输出模块电路图；
[0024]图9为本发明一实施方式的D触发器一个节点受单粒子轰击的响应波形图。
【具体实施方式】
[0025]下面结合附图对发明作进一步详细的说明。
[0026]如图1所示，本发明一实施例中的D触发器，包括时钟模块1、延时滤波模块2、主从级DICE锁存器模块3、输出模块4。主从级DICE锁存器模块3包括主级模块31和从级模块32，主从两级都进行了 DICE加固，并在数据端加入了延时滤波模块2。
[0027]时钟模块I的时钟信号输出端与主从级DICE锁存器模块3的时钟信号输入端连接，延时滤波模块2的数据输入端与数据源连接，数据输出端与主从级DICE锁存器模块3的数据输入端连接，主从级DICE锁存器模块3的数据输出端连接输出模块4的信号输入端。
[0028]图2给出了本发明一实施方式中的延时滤波模块原理图。图中包括两个PMOS管POO和POl、两个NMOS管NOO和NO I以及两个反相器165和166。数据从D端口进入。只有a0点和b0点数据相同时，该数据才能从OUT端传出。当一个瞬态脉冲出现时，a0点为这个脉冲信号。由于有两个反相器的存在，瞬态脉冲被滤掉，b0点维持原数据不变。由于a0、b0点数据不同，瞬态脉冲无法传到OUT端，避免了错误数据的产生。
[0029]图3给出了本发明一实施方式中的DICE单元的电路原理图。该电路包括六个PMOS管PO?P5、六个NMOS管NO?N5、两个三态反相器SR1、SR2和一个反相器167，CK、CKN是一对反相的时钟信号。单元中有四个逻辑状态分别存储在四个节点a，b，c, d中，其中每个节点的状态都由相邻的节点控制，而相隔节点并不相互联系。
[0030]当一个负的翻转脉冲出现在当前状态为“I”的节点a时，会通过PMOS管P2在节点b上产生一个正的脉冲扰动，但不会影响到存储在节点c与d的存储状态。因为负的翻转脉冲不会通过反馈NMOS管N5传递，而传递到节点b的正的脉冲扰动不会通过PMOS管P3进一步传递到节点C。因此，节点a、b与节点C、d被隔离开，并且节点C、d形成了节点a、b的冗余节点(共同构成了冗余结构，节点a、d互为冗余，节点b、c互为冗余)，当节点a、b受到干扰时，节点c、d保持着它们的逻辑状态不受影响。由此可见，单粒子对节点的轰击仅仅是在节点a和b上引起暂时的扰动。这种扰动在单粒子事件之后很快就会消除，因为其他两个节点c和d的状态将通过NMOS管N2和PMOS管PO的反馈作用强迫翻转节点恢复到之前的状态。具体的节点c的状态信号通过NMOS管N2将翻转的节点b恢复到之前的状态，节点d的状态信号通过PMOS管PO将翻转的节点a恢复到之前的状态(同样，当节点C、d收到干扰时，节点a、b保持他们的逻辑状态不受影响，并且节点a、b通过反馈作用强迫节点c、d恢复之前的状态)。对于正瞬态扰动脉冲，该DICE单元电路抗扰动的原理类似。
[0031]如图4所不，时钟模块包括时钟输入端CK、反相器174、反相器175、反相器176、反相器177，其中时钟输入端CK连接反相器175、反相器177的输入端，反相器175的输出端连接反相器174的输入端，反相器177的输出端连接反相器176的输入端。该时钟电路输出四种时钟信号CKN、CKNN、CK2N、CK2