一种低电压高性能低功耗c单元的制作方法
【技术领域】
[0001] 本发明涉及一种C单元，尤其是涉及一种低电压高性能低功耗C单元。
【背景技术】
[0002] 随着集成电路工艺进入纳米尺度，芯片集成度增加，时钟频率加快，导致芯片动态 功耗的快速增加。动态功耗的增大带来了很多的问题，如：功耗增大所引起的温度升高将使 器件可靠性和稳定性下降，同时也带来封装和散热问题。芯片功耗增大另一个问题就是能 源过渡消耗和环保问题。随着电子设备的广泛使用，在未来几年电子设备的用电费将超过 硬件成本的花费。另外，随着笔记本电脑、手机、无线传感节点等电池供电设备广泛应用，对 电池的续航时间提出了严苛的要求。
[0003] 与此同时，纳米CMOS集成电路工艺阈值电压的下降导致漏电流呈指数形式增大， 造成了漏功耗迅速增大，漏功耗逐渐成为芯片功耗的主要组成部分。当前同步电路是集成 电路设计的主流，占据着大部分集成电路芯片市场。进入纳米工艺后，同步电路工作特点的 固有局限性和缺陷越来越明显，比如：时钟网络由于时钟翻转引起的无用功耗以及主频增 加引起的时钟功耗的不断增加，高速同步电路芯片已经得出时钟网络所花费的功耗占据总 功耗的比例30-35%。
[0004] 鉴于同步电路在低功耗设计上面所面临的巨大挑战，异步电路设计受到了低 功耗设计者的重视。异步电路采用局部握手机制取代全局时钟实现模块之间的通信， 这种通信模式使得异步电路在速度、功耗、电磁辐射、信号完整性等方面具有潜在的优 势。但是异步电路依然面临CMOS工艺进入纳米级所带来的动态功耗与日益严重的漏功 耗不断增大问题，异步电路亦需要发展相应的低功耗设计技术。异步电路动态功耗的 减小可以借鉴传统同步电路的设计方法，如降低电源电压、减小开关活动性等。异步电 路的正确有序运行依赖于局部握手信号，而C单元是实现握手信号的关键单元，传统的 C单元的符号图如图 1 所不。文献：A.J.Martin,"Formalprogramtransformations forVLSIcircuitsynthesis"，in:FormalDevelopmentofProgramsandProofs,E. W.Dijkstra,ed. ,Addison-Wesley,pp. 59-80, 1989?中披露了一种传统的弱反馈C单元， 该弱反馈C单元的电路图如图2所示。传统的弱反馈C单元包括由两个PM0S管组成的上拉 单元、由两个NM0S管组成的下拉单元和两个反相器，该传统的弱反馈C单元结构简单，速度 快，但其没有考虑功耗抑制技术，若应用于低电压（0.5V)环境中，动态功耗和漏功耗较大， 不适应于低电压低功耗环境中。
[0005] 此外，研宄表明：C单元也可应用于时钟电路和存储电路。鉴此，设计一款可应用 于低电压环境中的低电压高性能低功耗C单元具有重要意义。
【发明内容】
[0006] 本发明所要解决的技术问题是提供一种动态功耗和漏功耗均较小的低电压高性 能低功耗C单元，该低电压高性能低功耗C单元可应用于低电压环境中，低电压（0.5V)环 境中具有明显的低功耗特性。
[0007] 本发明解决上述技术问题所采用的技术方案为：一种低电压高性能低功耗C单 元，包括PMOS上拉单元和NMOS下拉单元，所述的PMOS上拉单元包括第一PMOS管和第二 PMOS管，所述的第一PMOS管的源极、所述的第一PMOS管的衬底和所述的第二PMOS管的衬 底均接入电源，所述的第一PMOS管的漏极和所述的第二PMOS管的源极连接，所述的第二 PMOS管的漏极和所述的第一NM0S管的漏极连接，所述的第一NM0S管的源极和所述的第二 NM0S管的漏极连接，所述的第一NM0S管的衬底、所述的第二NM0S管的源极和所述的第二 NM0S管的衬底均接地，所述的第一PMOS管的栅极和所述的第二NM0S管的栅极连接且其连 接端为第一信号输入端，所述的第二PMOS管的栅极和所述的第一NM0S管的栅极连接且其 连接端为第二信号输入端，所述的低电压高性能低功耗C单元还包括信号驱动门、弱反馈 门和地反馈门；
[0008] 所述的信号驱动门包括第三PMOS管和第三NM0S管，所述的弱反馈门包括第四 PMOS管和第四NM0S管，所述的地反馈门包括第五NM0S管；所述的第三PMOS管的源极、所 述的第三PMOS管的衬底、所述的第四PMOS管的源极和所述的第四PMOS管的衬底均接入电 源，所述的第三PMOS管的漏极、所述的第三NM0S管的漏极、所述的第四PMOS管的栅极和所 述的第四NM0S管的栅极连接且其连接端为信号输出端，所述的第三PMOS管的栅极、所述的 第三NM0S管的栅极、所述的第四PMOS管的漏极、所述的第四NM0S管的漏极和所述的第五 NM0S管的栅极均与所述的第二PMOS管的漏极连接，所述的第三NM0S管的源极、所述的第 四NM0S管的源极和所述的第五NM0S管的漏极连接，所述的第五NM0S管的源极、所述的第 五NM0S管的衬底、所述的第三PMOS管的衬底以及第四PMOS管的衬底接地。
[0009] 与现有技术相比，本发明的优点在于通过信号驱动门和弱反馈门组成的互锁反相 器来保存数据，通过地反馈门来控制信号驱动门和弱反馈门的工作状态，第一信号输入端 和第二信号输入端接入的输入信号时，信号驱动门和弱反馈门或者工作在弱工作状态使电 流减小，或者受地反馈门控制功耗急剧降低，使低电压高性能低功耗C单元动态功耗和漏 功耗均较小，可应用于低电压环境中；本发明的低电压高性能低功耗C单元电路结构简单 明了，在NCSUPTM45nmCMOS工艺，电源电压0. 5V，第一信号输入端接入的第一输入信号的 频率为100MHz，第二信号输入端接入的第二输入信号B的频率为50MHz条件下，和传统弱反 馈C单元相比较，减少了 49. 6 %的动态功耗，减少了 11. 1 %的静态功耗，节省了 34. 3 %的延 迟，在深亚微米CMOS工艺下，非常适合作为数字电路标准单元应用于低功耗异步电路集成 电路设计。
【附图说明】
[0010] 图1为传统的C单元的符号图；
[0011] 图2为传统的弱反馈C单元的电路图；
[0012] 图3为本发明的低电压高性能低功耗C单元的电路图。
【具体实施方式】
[0013] 以下结合附图实施例对本发明作进一步详细描述。
[0014] 实施例：如图3所示，一种低电压高性能低功耗C单元，包括PMOS上拉单元和NM0S 下拉单元，PMOS上拉单元包括第一PMOS管P1和第二PMOS管P2,第一PMOS管P1的源极、 第一PM0S管P1的衬底和第二PM0S管P2的衬底均接入电源，第一PM0S管P1的漏极和第 二PMOS管P2的源极连接，第二PMOS管P2的漏极和第一NM0S管N1的漏极连接，第一NM0S 管N1的源极和第二NM0S管N2的漏极连接，第一NM0S管N1的衬底、第二NM0S管N2的源 极和第二NM0S管N2的衬底均接地，第一PMOS管P1的栅极和第二NM0S管N1的栅极连接 且其连接端为第一信号输入端，第二PMOS管P2的栅极和第一NM0S管N2的栅极连接且其 连接端为第二信号输入端，低电压高性能低功耗C