差都相等的理想状况。本领域的技术人员当可据以进行修饰或变化，而不限于此。举例来说，图4B及图5的实施例中都具有两条虚设线，配置于所有连接线的上下两侧，并包夹所有连接线，使得所有连接线可产生相同的寄生电容。本领域的技术人员当可根据自身需求选择是否配置虚设线，或调整虚设线的配置方式。此外，上述实施例中连接线的配置方式仅为一种布局的概念，不同连接线可能布局在同一层或不同层，且每一连接线的排列顺序也可能不同，端看制程工艺的不同或系统需求而定。
[0039]根据本发明的布局结构，只要所有的延迟单元以单行方式排列，且每一延迟单元与电路上的前一延迟单元在布局结构上相邻排列或仅间隔一延迟单元排列时，都可通过上述实施例中的方式，达到降低连接线长度的效果。因此，延迟单元的排列方式可在上述规范之下以任意顺序排列。以图5的延迟单元为例，其排列方式也可变更为14、13、Il及12或
I1、14、12及13等。再者，本发明的布局结构可应用于具有任意数目的延迟单元的多相位环形振荡器中，因此可应用于具有任何相位数目的时钟信号的多相位环形振荡器。当多相位环形振荡器包括的延迟单元数目大于或等于4时，即可通过本发明的布局结构达到节省连接线面积及寄生电容的功效。
[0040]举例来说，请参考图6A及图6B，图6A及图6B分别为本发明实施例具有5个及6个延迟单元的多相位环形振荡器的布局结构的示意图。如图6A所示,延迟单元Il?15是以I1、15、12、14及13的顺序排列，其中，每一延迟单元与电路上相邻的延迟单元之间在布局上都间隔一延迟单元或相邻排列，且每一连接线的长度都不超过3倍延迟单元在水平方向的长度。如图6B所示，延迟单元Il?16是以I6、I1、I5、I2、I4及13的顺序排列，其中，每一延迟单元与电路上相邻的延迟单元之间在布局上都间隔一延迟单元或相邻排列，且每一连接线的长度都不超过3倍延迟单元在水平方向的长度。
[0041]值得注意的是，即使当多相位环形振荡器应用于较复杂的电路而需要大量相位输出及大量延迟单元时，本发明的布局结构仍然只需要3条(单端多相位环形振荡器)或6条(差分多相位环形振荡器)水平轴线即可完成连接线的布局。若上下各加上一条虚设线时，也只分别需要5条及8条水平轴线。图7绘示了使用现有技术的布局结构与本发明布局结构需使用的水平轴线的数量差异。如图7所示，在现有技术的布局结构(如图3)中，一 N级单端多相位环形振荡器需要(N+2)条水平轴线，一 N级差分多相位环形振荡器需要(2N+2)条水平轴线，其中都包括2条虚设线。相较之下，根据本发明的布局方式，一 N级单端多相位环形振荡器只需要使用(3+2)条水平轴线，一N级差分多相位环形振荡器只需要使用(6+2)条水平轴线，其中也包括2条虚设线。换句话说，只要N的数目大于或等于4，本发明即可达到降低连接线长度及布局面积的效果。连接线长度的降低可同时降低连接线产生的寄生电容，进而提升多相位环形振荡器的调整范围及操作频率。连接线布局面积的降低则有助于降低布局成本。此外，当N的数目愈大时，由于本发明需使用的水平轴线数目不变，所达成的功效会更加明显。
[0042]本发明的布局结构可用于任何类型的多相位环形振荡器，该多相位环形振荡器可能用于锁相环(Phase-Locked Loop，PLL)，用来产生准确的系统时钟。多相位环形振荡器也可能用于模拟数字转换器(Analog-to-Digital Converter)或任何需要使用多个不同相位的时钟信号的数字系统。
[0043]在现有技术中，为达到每两相邻时钟之间的相位差都相同的理想状况，N级单端多相位环形振荡器的布局结构总共需要(N+2)条连接线，而N级差分多相位环形振荡器的布局结构总共需要(2*N+2)条连接线，其中每一连接线的长度较长，且各自配置于一条水平轴线上，使得连接线的布局面积较大并产生较大的寄生电容而影响延迟单元的输出时钟。相较之下，本发明公开了一种可用于多相位环形振荡器的布局结构，其可通过长度较短的连接线进行布局，以实现每两相邻时钟之间的相位差都相等的理想状况，同时降低连接线的面积以及多相位环形振荡器所受到的寄生电容影响，进而提高多相位环形振荡器的调整范围及操作频率。通过本发明的布局结构，任何单端多相位环形振荡器都只需要使用(3+2)条水平轴线，而任何差分多相位环形振荡器都只需要使用(6+2)条水平轴线，可达到降低连接线长度及布局面积的效果。连接线长度的降低可同时降低连接线产生的寄生电容，进而提升多相位环形振荡器的调整范围及操作频率。连接线布局面积的降低则有助于降低布局成本。此外，当多相位环形振荡器的级数愈大时，由于本发明需使用的水平轴线数目不变，所达成的功效会更加明显。
[0044]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种布局结构，用于一多相位环形振荡器，该布局结构包括: 多个延迟单元，以单行方式排列，其中每一延迟单元与前一延迟单元相邻或仅间隔一延迟单元； 多条垂直线，垂直于该多个延迟单元的排列方向，并往同一方向延伸，其中每一延迟单元中的每一输出端及输入端皆各自对应连接一垂直线；以及 多条连接线，其中每一连接线用来分别连结该多条垂直线以耦接该多个延迟单元中一延迟单元的一输入端与该延迟单元的前一延迟单元的一输出端； 其中，该每一连接线向该多个延迟单元的排列方向延伸的长度不超过3a，其中a为每一延迟单元在该多个延迟单元的排列方向的长度。2.如权利要求1所述的布局结构，其特征在于，当一第一延迟单元与该第一延迟单元的前一延迟单元间隔一延迟单元排列时，该多条连接线中连接该第一延迟单元与该第一延迟单元的前一延迟单元的一连接线的长度不超过3a，当一第二延迟单元与该第二延迟单元的前一延迟单元相邻排列时，该多条连接线中连接该第二延迟单元与该第二延迟单元的前一延迟单元的一连接线的长度不超过2a。3.如权利要求2所述的布局结构,其特征在于,该多条连接线中连接该第一延迟单元与该第一延迟单元的前一延迟单元的一连接线的长度等于3a-2d，其中2d为两条相向的连接线之间需间隔的最小距离。4.如权利要求2所述的布局结构,其特征在于,该多条连接线中连接该第二延迟单元与该第二延迟单元的前一延迟单元的一连接线的长度等于2a-2d，其中2d为两条相向的连接线之间需间隔的最小距离。5.如权利要求4所述的布局结构，其特征在于，连接于该第二延迟单元的一输入端的一垂直线或连接于该第二延迟单元的前一延迟单元的一输出端的另一垂直线连接至一虚设连接线，该虚设连接线的方向与该多条连接线相同。6.如权利要求5所述的布局结构，其特征在于，该虚设连接线向该多个延迟单元的排列方向延伸的长度不超过a。7.如权利要求5所述的布局结构，其特征在于，该虚设连接线向该多个延迟单元的排列方向延伸的长度等于a_2d，其中2d为两条相向的连接线之间需间隔的最小距离。8.如权利要求1所述的布局结构，其特征在于，当该多相位环形振荡器为一单端多相位环形振荡器时，该多条连接线配置于3条水平轴线上。9.如权利要求1所述的布局结构，其特征在于，当该多相位环形振荡器为一差分多相位环形振荡器时，该多条连接线配置于6条水平轴线上。10.如权利要求1所述的布局结构，其特征在于，还包括: 两条虚设线，平行于该多条连接线，该两条虚设线分别配置于该多条连接线的垂直方向的两侧，并包夹该多条连接线。
【专利摘要】本发明公开了一种布局结构，用于一多相位环形振荡器，该布局结构包括多个延迟单元，以单行方式排列，其中每一延迟单元与前一延迟单元相邻或仅间隔一延迟单元；多条垂直线，垂直于该多个延迟单元的排列方向，并往同一方向延伸，其中每一延迟单元中的每一输出端及输入端皆各自对应连接一垂直线；以及多条连接线，其中每一连接线用来分别连结该多条垂直线以耦接该多个延迟单元中一延迟单元的一输入端与该延迟单元的前一延迟单元的一输出端；其中，该每一连接线向该多个延迟单元的排列方向延伸的长度不超过3a，其中a为每一延迟单元在该多个延迟单元的排列方向的长度。
【IPC分类】H03L7/099
【公开号】CN104954012
【申请号】CN201410122656
【发明人】许哲维, 廖国堡, 张家贤, 李鸿邦
【申请人】扬智科技股份有限公司
【公开日】2015年9月30日
【申请日】2014年3月28日