半导体装置的数据输出电路的制作方法
【专利说明】半导体装置的数据输出电路
[0001]相关申请的交叉引用
[0002]本申请要求2014年3月25日向韩国知识产权局提交的申请号为10-2014-0034651的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]各种实施例涉及一种半导体装置，且更特别涉及一种半导体装置的数据输出电路。
【背景技术】
[0004]在半导体装置中，重要的是恒定地维持输出电压(VOH)的电平，以便确保半导体装置和与半导体装置耦接的外部系统之间稳定的数据通信，所述外部系统例如存储器控制器。
[0005]当输出高电平数据时，输出电压(VOH)可以为输出端的电压电平。
【发明内容】
[0006]在一个实施例中，半导体装置的数据输出电路可以包括上拉驱动器，其电耦接在功率供应端与输出端之间并且配置成响应于上拉控制信来驱动所述输出端。所述数据输出电路还包括下拉驱动器，其电耦接在所述输出端与接地端之间，并且配置成响应于下拉控制信号来驱动所述输出端。此外，所述数据输出电路可以包括补偿单元，其配置成在上拉驱动器的操作时段期间，开启输出端与接地端之间的电流路径，并且允许上拉驱动器的泄漏电流流过所述电流路径。
[0007]在一个实施例中，半导体装置的数据输出电路可以包括上拉驱动器，其电耦接在功率供应端与输出端之间，并且配置成响应于上拉控制信号来驱动输出端。所述数据输出电路还包括下拉驱动器，其电耦接在输出端与接地端之间，并且配置成响应于下拉控制信号来驱动输出端。此外，所述数据输出电路还包括补偿单元，其配置成响应于补偿码来开启从输出端至接地端的电流路径，并且控制所述电流路径的电流量。
[0008]在一个实施例中，半导体装置的数据输出电路可以包括上拉驱动器，其电耦接在功率供应端与输出端之间，并且配置成响应于根据输出数据的电平所产生的上拉控制信号来驱动输出端。所述数据输出电路还包括下拉驱动器，其电耦接在输出端与接地端之间，并且配置成响应于根据输出数据的电平所产生的下拉控制信号来驱动输出端。此外，所述数据输出电路包括补偿单元，其电耦接在输出端与接地端之间，并且配置成响应于上拉控制信号来开启输出端与接地端之间的电流路径。
【附图说明】
[0009]图1为根据本发明实施例的半导体装置的数据输出电路的电路图；
[0010]图2为根据本发明实施例的半导体装置的数据输出电路的框图；
[0011]图3为示出图2中所示的码发生器的内部配置的框图；以及
[0012]图4图示了根据本发明实施例的采用存储器控制器电路的系统的框图。
【具体实施方式】
[0013]下面将参考附图通过各种实施例描述根据本发明的半导体装置的数据输出电路。在由于晶体管的泄漏电流的原因会发生输出电压电平变化(VOH变化)时，可能引起的问题在于输出电压VOH的电平很可能升高到目标电平之上。
[0014]参照图1，根据本发明实施例的半导体装置的数据输出电路100可以包括上拉驱动器10、下拉驱动器20和补偿单元40。
[0015]上拉驱动器10可以电耦接在功率供应端VDDQ与输出端(DQ) 30之间，并且可以包括晶体管11和电阻器12。
[0016]下拉驱动器20可以电耦接在输出端30与接地端VSSQ之间，并且可以包括晶体管21和电阻器22。
[0017]晶体管11和21于是可以配置成NMOS型。
[0018]上拉驱动器10和下拉驱动器20可以配置成响应于上拉控制信号UP和下拉控制信号DN，将输出端30驱动至逻辑高电平或逻辑低电平。根据输出数据的电平，可以产生上拉控制信号UP和下拉控制信号DN。
[0019]补偿单元40可以配置成开启输出端30与接地端VSSQ之间的电流路径，电流路径可以在上拉驱动器10的上拉时段期间开启。
[0020]补偿单元40可以配置成响应于上拉控制信号UP来开启输出端30与接地端VSSQ之间的电流路径。再者，补偿单元40可以配置成开启该电流路径，作为具有与上拉驱动器10相同操作时段的一种方法。
[0021]补偿单元40可以电耦接在输出端30与接地端VSSQ之间，与下拉驱动器20并联。另外，补偿单元40可以包括晶体管41和电阻器42。
[0022]补偿单元40可以配置成在其中上拉控制信号UP为高电平的状态下，在晶体管41的基本关断之后进行操作。当晶体管41的栅极-源极电压(Vgs)变得低于晶体管41的阈限电压时，可以实现晶体管41的基本关断。
[0023]晶体管41可以采用NMOS型来配置。
[0024]在晶体管41要驱动与上拉驱动器10的晶体管11的泄漏电流相对应的电流量时，可以把与晶体管11相比较具有相对更小电流驱动力的晶体管用作晶体管41。
[0025]补偿单元40可以响应于上拉控制信号UP来开启从输出端30延伸至接地端VSSQ的电流路径。补偿单元40可以响应于上拉控制信号UP，在上拉驱动器10执行针对输出端30的驱动操作时可以执行开启电流路径。
[0026]根据上拉驱动器10的操作，与从功率供应端VDQQ流到输出端30的泄漏电流相同量的电流，可以从输出端30经由补偿单元40流到接地端VSSQ。
[0027]因此，由于通过补偿单元40使上拉驱动器10的泄漏电流偏移，所以施加至输出端30的输出电压VOH的电平可以恒定地保持在目标电平。
[0028]参照图2，根据实施例的半导体装置的数据输出电路101可以包括上拉驱动器200、下拉驱动器300、补偿单元400、码发生器500和预驱动器600。
[0029]上拉驱动器200可以电耦接在功率供应端VDDQ与输出端(DQ) 30之间。另外，上拉驱动器200可以包括多个上拉驱动单元，多个上拉驱动单元中的每个由晶体管210和电阻器220构成。
[0030]上拉驱动器200可以配置成响应于上拉控制信号UP〈0:n>，利用可变阻抗来驱动输出端30。
[0031]在根据上拉控制信号UP〈0:n>的值选择性激活多个上拉驱动单元时，在阻抗方面可以对上拉驱动器200进行改变。
[0032]下拉驱动器300可以电耦接在输出端30与接地端VSSQ之间，并且可以包括多个下拉驱动单元，多个下拉驱动单元中的每个由晶体管310和电阻器320构成。
[0033]下拉驱动器300可以配置成响应于下拉控制信号DN〈0:n>，利用可变阻抗来驱动输出端30。
[0034]在根据下拉控制信号DN〈0:n>的值选择性激活多个下拉驱动单元时，可以使下拉驱动器300在阻抗方面改变。
[0035]晶体管210和310可以采用NMOS型来配置。
[0036]补偿单元400可以配置成响应于补偿码VC0DE〈0:n>来开启从输出端30延伸至接地端VSSQ的电流路径。补偿单元400还可以控制电流路径的电流量。
[0037]补偿单元400可以电耦接在输出端30与接地端VSSQ之间，与下拉驱动器300并联。另外，补偿单元400可以包括多个补偿单元，多个补偿单元中的每个由晶体管410和电阻器420构成。
[0038]晶体管410可以采用NMOS型来配置。
[0039]在晶体管410要驱动与上拉驱动器200的晶体管210的泄漏电流相对应的电流量时，可以把与晶体管210相比较具有相对更小电流驱动力的晶体管用作晶体管410。
[0040]码发生器500可以经由外部电阻器耦接端700与外部电阻器RZQ电耦接。
[0041]可以定义，当与外部系统的电阻器电耦接时，半导体装置在终结模式下操作，例如:存储器控制器与输出端30电耦接。另外，当与外部系统的电阻器电耦接被阻断时，半导体装置在非终结模式下操作。
[0042]码发生器500可以配置成产生上拉驱动器阻抗控制码(在下文中称为“上拉码”)PUC0DE〈0:n>、下拉驱动器阻抗控制码(在下文中称为“下拉码”)roC0DE〈0:n>以及补偿码VC0DE〈0:n>。码发生器500可以基于外部电阻器RZQ的电阻值，产生上拉码roC0DE〈0:n>、下拉码 PDC0DE〈0: n> 和补偿码 VC0DE〈0: n>。
[0043]预驱动器600可以配置成响应于数据信号DATA/DATAB、上拉码PUC0DE〈0:n>和下拉码roC0DE〈0:n>相应地产生上拉控制信号UP〈0:n>和下拉控制信号DN〈0:n>。
[0044]数据信号DATA和数据信号DATAB可以具有相反的逻辑电平。
[0045]预驱动器600可以配置成当数据信号DATA为高电平时，产生上拉码PUC0DE〈0:n>以作为上拉控制信号UP〈0:n>。另外，预驱动器600可以在数据信号DATA为低电平时，将所有的上拉控制信号UP〈0:n>输出至低电平。
[0046]预驱动器600可以配置成当数据信号DATAB为高电平时，产生下拉码roC0DE〈0: n>以作为下拉控制信号DN〈0:n>。另外，预驱动器600可以在数据信号DATAB为低电平时，将所有的下拉控制信号DN〈0:n>输出至低电平。
[0047]预驱动器600可以配置成当测试模式信号TM去激活时，使补偿码VC0DE〈0:n>旁路。预驱动器600也可以当测试模式信号TM激活时