[0025]图6是本发明提供的双通道时分交织结构异步逐次比较型模数转换器的时序示意图。
【具体实施方式】
[0026]为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。
[0027]请参考图3所示，本发明提供一种双通道时分交织结构异步逐次比较型模数转换器，包含时分交织异步逐次比较单元，该时分交织异步逐次比较单元包括采样开关Sltl和S20,电容阵列C1和电容阵列E i，启动单元Fp F2,…、Fn,切换开关SWp Sff2, Sff3, Sff4,…、SW2lr1、SW2n，比较器ApA2、…、An，寄存器BpB2、…、Bn，寄存器D1J2、…、Dn，重置单元GjPG2;其中，
[0028]外部输入信号Vin通过采样开关S 1Q与电容阵列C郝TOP TOPn接口端相连，并通过采样开关S2tl与电容阵列E ^勺TOP TOP n接口端相连，同时采样开关S 1(|接受外部时钟CK1控制进行采样，采样开关S 2(1接受外部时钟CK 2控制进行采样；
[0029]所述启动单元F1与外部时钟CK #卩CK 2相连产生触发信号，用于控制切换开关SW ι与触发比较器A1,比较器A1的输出结果通过切换开关SW2切换分别与寄存器B D i的输入端相连，寄存器B1的输出端与电容阵列C ^勺BOT i接口端相连，寄存器D i的输出端与电容阵列E1^ BOT i接口端相连;同时，
[0030]所述比较器A1的输出结果与启动单元F2相连产生触发信号，用于控制切换开关SW3与触发比较器A 2，比较器A2的输出结果通过切换开关SW 4切换分别与寄存器B 2和D 2的输入端相连，寄存器B2的输出端与电容阵列C ^勺BOT 2接口端相连，寄存器D 2的输出端与电容阵列BOT 2接口端相连；以此类推，
[0031]最后一级比较器An的输出结果通过切换开关SW2n切换分别与寄存器B JPDn的输入端相连，寄存器Bn的输出端与电容阵列C ^勺BOT n接口端相连，寄存器D n的输出端与电容阵列BOT n接口端相连，且最后一级比较器A ?的输出结果与重置单元G #卩G 2相连；
[0032]所述重置单元G1产生的复位信号用于重置寄存器B 1、B2、…、Bn，所述重置单元G2产生的复位信号用于重置寄存器Dp D2、…、Dn;
[0033]电容阵列C1和电容阵列E1用于输出参考电压的中间电平，以适于判断外部输入信号Vin和该参考电压的中间电平的相对高低关系。
[0034]本发明提供的双通道时分交织结构异步逐次比较型模数转换器，包含时分交织异步逐次比较单元，其采用双通道电容阵列进行时分交织量化，因此转换速度较单通道速度提升了一倍，同时由于采用了异步逐次比较方式，因此在逐次比较中每一次比较后的数字输出结果可以立即驱动相应的电容阵列中的电容，这样相较于传统结构，减小了每一位逐次比较的数字逻辑延时，同时每位的比较器在两个通道之间进行切换，因此双通道共享同一组比较器，在保证功耗不变的前提下进一步提高了本发明模数转换器的速度。因此，本发明相对于传统结构具有更高的速度性能，能够有效的满足高速模数转换器的要求，特别适用于低功耗模数转换器。
[0035]本发明由于采用了每级比较器在前级比较完成后才会被触发的异步比较方式，因此相对于传统结构，该结构中的比较器的比较结果并不经过数字逻辑模块就直接驱动相应的开关电容阵列，省去了在数字逻辑模块中的时间，因此提升了系统的整体速度。本发明的工作时序原理示意图如图6所示，第一通道和第二通道的采样时钟分别为CKjP CK2，触发各级比较器ApA2、…、时序请参考图6中的MSB?LSB，具体地:时钟CK1置高后通过启动单元匕开启第一个模数转换器通道的采样保持功能，启动单元F 时钟边沿检测单元，当时钟CK^CK2下降沿到来时则产生比较器A1的触发信号，因此在采样完成后则触发比较器仏正常工作，比较器A1正常工作完成后其比较结果储存在寄存器B ，同时通过启动单元F2触发比较器A 2进行正常工作，启动单元F 2检测比较器A激出电平，当比较器A i产生输出信号电平时则启动单元F2产生相应触发信号，在比较器A 2产生比较结果后，相应的数字结果存储在寄存器民中，并同时触发后级比较器进行工作，同理，后几级比较器的时序依次如此向后触发下一级比较器，当最后一个比较器A/"生判决电平后，其数字结果存储于寄存器，在该次比较完成后，重置单元G^G 2则通过检测最后一级比较器A n的输出电平，当检测到比较器An输出时则会产生相应的触发信号，因此通过重置单元G i产生相应的复位信号，清零寄存器BpB2、…、Bn，在这个过程中由于比较器比较输出存储在相应的寄存器中，比较器速度很快，在完成比较后，比较值存储在寄存器中，因此比较器处于闲置状态；同时，当第二个通道时钟CK2置高时，第二个通道进行采样，启动单元F 发开关SW jP SW 2进行切换，使得比较器A1来对第二个通道的采样值进行量化比较，比较完成后得到的判决值存储在寄存器D1中，由于比较器A 2在完成第一通道的比较后处于闲置状态，比较器A 1完成比较后则触发启动单元匕切换开关SW 3和Sff 4并触发后级比较器A 2进行比较，比较器A 2的比较结果存储在寄存器仏中，同时依次触发后级比较器完成后续比较，由于各级比较器的结果分别存储在相应的寄存器中，因此比较器在完成相应比较后通过开关在各个通道间进行切换，当每个通道中的各位的比较数字输出完成后，相应的数字判决结果则存储于寄存器中，当最后一个比较器A/"生判决电平后，其数字结果存储于寄存器Dn*，在所有比较完成后，通过重置单元G2产生相应的复位信号，清零寄存器Dp D2、…、Dn。同理，随着两个通道的时钟CKjP CK 2分别置高，则两个通道将依次进行转换。
[0036]作为具体实施例，请参考图4所示，所述电容阵列C1为多参考电压高速电容阵列，包括控制选择开关Slp Sl2,…、Sln，参考电压Ref\、Ref2,…、Refn以及电容阵列Cl PCl2、…、Cln，所述电容(^的顶极板与开关SI i的一端相连，开关SI i的另一端通过开关控制端氏控制在共模电压Vcm和参考电压Ref i之间相互切换，所述电容Cl 2的顶极板与开关Sl2的一端相连，开关SI 2的另一端通过开关控制端H 2控制在共模电压Vcm和参考电压Ref 2之间相互切换，以此类推，所述电容(:1?的顶极板与开关SI n的一端相连，开关SI ?的另一端通过开关控制端1控制在共模电压Vcm和参考电压Ref n之间相互切换，所有电容的底极板均连接至TOP端，而电容阵列(^的TOP广TOP n接口端分别与TOP端相连，BOT广BOT ?接口端一一对应连接至开关控制端H1-Hn，且所述电容Cl1Xl2'…、Cln具有相同的电容值，所述参考电压1^4与Ref μ大小相同，参考电压Ref n_2?Ref i呈固定的倍数关系。在本实施例中，采用多参考电压作为该模数转换器电容阵列的参考电压，由于采用多个参考电压，能显著减小该电容阵列的电容值大小，加快模数转换器中的电容阵列模块的建立速度，从而进一步提升速度。
[0037]作为优选实施例，所述参考电压Refn_2?Ref 1呈2的指数幂增长，当然，本领域的技术人员在前述优选实施例的基础上，还可以采用其它的倍数来设置参考电压Refn_2?Ref1之间的关系。
[0038]作为具体实施例，请参考图5所示，所述电容阵列E1的结构和内部连接关系与前述电容阵列C1相同，具体地，所述电容阵列E1为多参考电压高速电容阵列，包括控制选择开关S2pS22、…、S2n，参考电压RefpRef^…、Refn以及电容阵列C2 ^ C22、…、C2n，所述电容顶极板与开关S2 i的一端相连，开关S2 i的另一端通过开关控制端H i控制在共模电压Vcm和参考电压Ref1之间相互切换，所述电容C2 2的顶极板与开关S2 2的一端相连，开关S22的另一端通过开关控制端H 2控制在共模电压Vcm和参考电压Ref 2之间相互切换，以此类推，所述电容02?的顶极板与开关S2 n的一端相连，开关S2 n的另一端通过开关控制端Hn控制在共模电压Vcm和参考电压Refn之间相互切换，所有电容的底极板均连接至TOP端，而电容阵列TOP TOP n接口端分别与TOP端相连，BOT BOT n接口端一一对应连接至开关控制端H1?Hn，且所述电容C2pC22、…、C2n具有相同的电容值，所述参考电压Refn与Reflri大小相同，参考电压Ref n_2?Ref 1呈固定的倍数关系。在本实施例中，采用多参考电压作为该模数转换器电容阵列的参考电压，由于采用多个参考电压，能显著减小该电