[0044]300偏压电路
[0045]310 电流镜
[0046]311参考晶体管
[0047]312映射晶体管
[0048]330负载电路
[0049]331电阻
[0050]350混合长度装置组
[0051]351长通道长度晶体管
[0052]352短通道长度晶体管
[0053]360混合长度装置组
[0054]361长通道长度晶体管
[0055]362短通道长度晶体管
[0056]Il偏压电流
[0057]12偏压电流
[0058]VB偏压电压
[0059]VI+输入信号
[0060]V1-输入信号.
[0061]VO+输出信号
[0062]VO-输出信号
[0063]VDD供电电压
[0064]IREF参考电流
[0065]IM映射电流
[0066]VSB自偏电压
[0067]401接收一供电电压
[0068]402接收一输入信号
[0069]403使用包括一第一混合长度金属氧化物半导体(MOS)装置组的一放大器放大输入信号
[0070]404利用第一混合长度MOS装置组中的短通道长度MOS装置，使放大器在正常的情况下具有高操作速度
[0071 ]405利用第一混合长度MOS装置组中的长通道长度MOS装置，使放大器在过应力的情况下维持充分的功能
[0072]406利用具有一参考分支电路及一映射分支电路的一叠接电流镜电路建立放大器的偏压电压
[0073]407 使用一第二混合长度MOS装置组作为参考分支电路的叠接装置
[0074]408 使用一第三混合长度MOS装置组作为映射分支电路的叠接装置
[0075]409 通过并入一负载电路至映射分支电路来建立自偏电压
[0076]410 利用自偏电压偏压叠接电流镜电路
【具体实施方式】
[0077]以下描述本发明的数个示范性实施例，应了解本发明能以许多方法实现且不限于下述特定范例或实现此些范例的任一特征的特定方式。在一些情况下，未显示或描述熟知的细节，以避免模糊本发明。
[0078]图2为根据本发明一实施例的差动放大器的概要示意图。参照图2，差动放大器200包括一电流源210、一差动对220以及一负载电路230 (以下称之为第一负载电路230)。电流源210包括一第一晶体管211以及一第二晶体管212。于此，第一晶体管211与第二晶体管 212 可皆为 N 型金属氧化物半导体(n-channel metal-oxide semiconductor ；NM0S)晶体管。差动对220包括一混合长度装置组(以下称之为第一混合长度装置组250)以及另一混合长度装置组(以下称之为第四混合长度装置组260)。第一混合长度装置组250至少包括一长通道长度晶体管251以及一短通道长度晶体管252，而第四混合长度装置组260至少包括一长通道长度晶体管261以及一短通道长度晶体管262。于此，长通道长度晶体管251、短通道长度晶体管252、长通道长度晶体管261与短通道长度晶体管262可皆为NMOS晶体管。第一负载电路230包括电阻231、232。第一晶体管211的控制端与第二晶体管212的控制端相互耦接，并耦接至偏压端(以接收一偏压电压VB)。第一晶体管211的第一端与第二晶体管212的第一端耦接至接地端。第一晶体管211的第二端与第二晶体管212的第二端相互耦接，并耦接至长通道长度晶体管251的第一端、短通道长度晶体管252的第一端、长通道长度晶体管261的第一端与短通道长度晶体管262的第一端。长通道长度晶体管251的控制端与短通道长度晶体管252的控制端相互耦接，并耦接至正信号输入端(以接收正端输入信号VI+)。长通道长度晶体管261的控制端与短通道长度晶体管262的控制端相互耦接，并耦接至负信号输入端(以接收负端输入信号V1-)。长通道长度晶体管251的第二端与短通道长度晶体管252的第二端相互耦接，并耦接至负信号输出端(以接收负端输出信号V0-)与电阻231的第一端。长通道长度晶体管261的第二端与短通道长度晶体管262的第二端相互耦接，并耦接至正信号输出端(以接收正端输出信号VO+)与电阻232的第一端。电阻231的第二端与电阻232的第二端耦接至供电端(以接收供电电压VDD)。以NMOS晶体管为例，第一端为源极端、第二端为漏极端，而控制端为栅极端。第一晶体管211与第二晶体管212依据一偏压电压VB分别输出偏压电流I1、12。第一混合长度装置组250与第四混合长度装置组260接收偏压电流I1、12，并将差动输入信号VI (其包括二端输入信号VI+、V1-)放大成差动输出信号VO (其包括二端输出信号V0+、V0_)。电阻231、232提供差动输出信号VO的终端。除了因制程上的有限公差所造成的装置不匹配以外，假定差动放大器200大致上是对称的；意即，晶体管211、212大致上是相同的、第一混合长度装置组250与第四混合长度装置组260大致上是相同的，而电阻131、132大致上是相同的。图2的差动放大器200至少于下列方面不同于图1的差动放大器100。取代二单长度装置(晶体管121、122)，使用二混合长度装置组250、260来形成作为放大用的差动对。于此，混合长度装置组定义为一组金属氧化物半导体(metal-oxide semiconductor ；M0S)装置(其可为N通道或P通道)，并且此组MOS装置包括含有至少一长通道长度MOS装置与一短通道长度MOS装置的多个MOS装置。其中，多个MOS装置并联。意即，在一混合长度装置组中，所有MOS装置的源极端耦接在一起、所有MOS装置的栅极端耦接在一起，以及所有MOS装置的漏极端耦接在一起。于此，「长」和「短」为相对定义；换言之，长通道长度MOS装置刻意地设计成其通道长度长于短通道长度MOS装置。相较于短通道长度MOS装置(例如:短通道长度晶体管252、262)，长通道长度MOS装置(例如:长通道长度晶体管251、261)具有较小的临界电压。在正常运作下，于此供电电压VDD为典型的且电压限度满足于短通道长度MOS装置，此时相较于长通道长度MOS装置，短通道长度MOS装置因为具有较大的转移电导且因而有较大的操作速度，因此较占优势。在过应力的情况下，于此供电电压VDD降至低电平且没有满足短通道长度MOS装置操作在饱和区所需的电压限度，此时长通道长度MOS装置接替使差动对220维持充分的功能。
[0079]由于使用具有不同通道长度的MOS装置的组合电路，相较于图1的公知差动放大器100，图2的差动放大器200因具有较高自由度的优化设计(以企图利用由不同通道长度的装置所提供的不同的优势)而被设计成能提供全面性较佳的效能。换句话说，由于因使用混合长度MOS装置组而具有较高自由度，因此电路设计者能根据本发明实现在宽范围的供应电压下具有全面性较佳的效能的放大器。举例来说，在一实施例的差动放大器200中，但不限于此，差动放大器200是以28奈米(nm) CMOS制程制造；供电电压VDD在典型的情况下约为IV(伏特)，且在过应力的情况下下降至约0.9V ;偏压电流I1、12皆约为ImA(毫安培);电阻231、232皆约为300 Ω (欧姆);长通道长度装置(NM0S晶体管251、261)具有约8μπι(微米)的通道宽度、约80nm(奈米)的通道长度及约400mV(毫伏)的临界电压；以及短通道长度装置(晶体管252、262)具有约8μπι(微米)的通道宽度、约30nm (奈米)的通道长度及约500mV (毫伏)的临界电压。
[0080]图3为一实施例的偏压电路300的概要示意图。参照图3，偏压电路300适用以产生并提供一偏压电压VB给图2的差动放大器200。偏压电路300接收一参考电流IREF，并利用一叠接电流镜电路将参考电流IREF转为偏压电压VB。此叠接电流镜电路具有一参考分支电路及一映射分支电路。偏压电路300包括一电流镜310、一负载电路330 (以下称之为第二负载电路330)、一混合长度装置组(以下称之为第二混合长度装置组350)以及另一混合长度装置组(以下称之为第三混合长度装置组360)。电流镜310包括一参考晶体管311与一映射晶体管312。于此，参考晶体管311与映射晶体管312可皆为NMOS晶体管。第二负载电路330包括电阻331。第二混合长度装置组350至少包括一长通道长度晶体管351以及一短通道长度晶体管352，而第三混合长度装置组360至少包括一长通道长度晶体管361以及一短通道长度晶体管362。于此，长通道长度晶体管351、短通道长度晶体管352、长通道长度晶体管361与短通道长度晶体管362可皆为NMOS晶体管。参考晶体管311的第一端与映射晶体管312的第一端耦接至接地端。参考晶体管311的控制端与映射晶体管312的控制端相