低密度奇偶校验码的译码方法
【技术领域】
[0001] 本发明涉及通信技术领域，尤其涉及一种低密度奇偶校验码的译码方法。
【背景技术】
[0002] 信息化战争中，战术数据链是作战部队获取战场信息优势、提高作战平台快速反 应能力和协同作战能力、实现指挥自动化的关键要素之一。随着现代武器装备和作战体制 的不断改进，尤其是大容量战术信息和多武器平台协同作战的需要，对战术数据链战术性 能提出了更高要求。一方面，大量雷达、通信和电子干扰设备装备在舰船、飞机等武器上，战 场电磁环境变得越来越复杂，这要求战术数据链具有更强的传输效率和可靠性；另一方面， 战场信息的多样化，要求战术数据链具有对海量数据信息（包括语音、图像等）实时传输的 能力。基于强大纠错能力的信道编码是提高功率利用率、改进信道传输效率、提高可靠性 及实现大容量传输的有效手段。就信道编码而言，低密度奇偶校验（Low Density Parity Check，LDPC)码作为目前性能最好的码之一，无疑是一种很好的选择。
[0003] 高速数据传输技术在无人机侦察、卫星侦察、卫星测控、宽带军事卫星通信、以及 相关的民用通信系统中都有广泛的应用前景。现有的采用现场可编程门阵列（Field - Programmable Gate Array，FPGA)实现LDPC码的译码方法中，数据的输入输出控制采用寄 存器的循环移位实现，这种方法需要借助一种可配置循环移位交换网络来进行数据的动态 排序，可配置循环移位交换网络需要占用额外的逻辑资源，而且信道初始消息在送入译码 器之前需要进行交织，译码输出比特要经过反交织才能还原为原始发送比特序列，交织器 的引入不仅需要消耗额外的逻辑资源，而且还会增加译码时延，同时这种方式对于实现非 规则LDPC码而言是一个挑战。同时，现有的部分并行译码方法中，LDPC码译码算法的并行 度是译码器结构中准循环奇偶校验矩阵的每一行块对应一个校验节点处理模块，每一列块 对应一个变量节点处理模块，译码并行度相对固定。
【发明内容】
[0004] 有鉴于此，本发明实施例期望提供低密度奇偶校验码的译码方法，已解决背景技 术中存在的技术问题。
[0005] 本发明实施例的技术方案是这样实现的：
[0006] 本发明实施例提供了一种低密度奇偶校验码的译码方法，所述方法包括：
[0007] 对低密度奇偶校验码进行类型分析得到所述低密度奇偶校验码的特征信息；
[0008] 根据所述特征信息存储所述低密度奇偶校验码的校验信息和变量信息；
[0009] 通过所述校验信息确定对应所述校验信息的校验子矩阵；
[0010] 通过所述校验子矩阵和所述变量信息对应的变量矩阵实现对所述低密度奇偶校 验码的译码。
[0011] 上述方案中，所述根据所述特征信息存储所述低密度奇偶校验码的校验信息和变 量信息包括：
[0012] 若所述低密度奇偶校验码对应的校验矩阵为规则码时，则将校验信息和变量信息 保存至同一存储器；否则，将校验信息和变量信息分别保存至不同的存储器。
[0013] 上述方案中，所述通过所述校验信息确定对应所述校验信息的校验子矩阵包括：
[0014] 对所述校验信息对应的校验矩阵进行行分析和列分析得到位置特征信息，根据设 定条件和所述位置特征信息将所述校验矩阵分解为设定数量的校验子矩阵。
[0015] 上述方案中，所述对所述校验信息对应的校验矩阵进行行分析和列分析得到位置 特征信息包括：
[0016] 对所述校验矩阵进行行分析和列分析，得到所述校验矩阵中元素的位置信息；
[0017] 从所述位置信息中提取出非零元素的位置特征信息，所述位置特征信息用于表征 所述校验矩阵中循环子矩阵被分割的能力。
[0018] 上述方案中，所述位置特征信息保存在块随机存储器的第一存储区。
[0019] 上述方案中，所述通过所述校验子矩阵和所述变量信息对应的变量矩阵实现对所 述低密度奇偶校验码的译码包括：
[0020] 将所述校验子矩阵的更新运算过程中的第一中间数据和变量矩阵的更新运算过 程中的第二中间数据保存至块随机存储器的第二存储区；所述第一中间数据包括校验子矩 阵的更新运算过程中的过程数据；第二中间数据包括变量矩阵的更新运算过程中的过程数 据。
[0021] 上述方案中，所述通过所述校验子矩阵和所述变量信息对应的变量矩阵实现对所 述低密度奇偶校验码的译码还包括：
[0022] 分别对所述校验子矩阵中的元素和变量矩阵中的元素进行扩位处理得到第一扩 位元素和第二扩位元素；
[0023] 对通过所述第一扩位元素和第二扩位元素计算得到的计算结果进行截断。
[0024] 上述方案中，在所述分别对所述校验子矩阵中的元素和变量矩阵中的元素进行扩 位处理得到第一扩位元素和第二扩位元素之前还包括：
[0025] 将所述校验子矩阵中的元素和变量矩阵中的元素转换为设定数据格式。
[0026] 上述方案中，所述设定数据格式包括二进制补码。
[0027] 本发明所提供的低密度奇偶校验码的译码方法根据低密度奇偶校验码的特征信 息存储低密度奇偶校验码的校验信息和变量信息，简化了低密度奇偶校验码的译码过程； 通过所述校验信息确定对应所述校验信息的校验子矩阵，提供了译码过程的并行处理能 力，缩短了译码时间。
【附图说明】
[0028] 图1为实施例1的LDPC码的译码方法的流程图；
[0029] 图2为实施例3的LDPC码译码方法流程图；
[0030] 图3为实施例3的高并行度部分并行译码器整体架构；
[0031] 图4为实施例3的高并行度迭代译码模块结构图。
[0032] 为了能明确实现本发明的实施例的结构，在图中标注了特定的尺寸、结构和器件， 但这仅为示意需要，并非意图将本发明限定在该特定尺寸、结构、器件和环境中，根据具体 需要，本领域的普通技术人员可以将这些器件和环境进行调整或者修改，所进行的调整或 者修改仍然包括在后附的权利要求的范围中。
【具体实施方式】
[0033] 在以下的描述中，将描述本发明的多个不同的方面，然而，对于本领域内的普通技 术人员而言，可以仅仅利用本发明的一些或者全部结构或者流程来实施本发明。为了解释 的明确性而言，阐述了特定的数目、配置和顺序，但是很明显，在没有这些特定细节的情况 下也可以实施本发明。在其他情况下，为了不混淆本发明，对于一些众所周知的特征将不再 进行详细阐述。
[0034] 实施例1
[0035] 本实施例提供了一种LDPC码的译码方法，如图1所示，本实施例方法包括：
[0036] 步骤S101、对LDPC码进行类型分析得到所述LDPC码的特征信息；
[0037] LDPC码是一种具有稀疏校验矩阵的分组纠错码。几乎适用于所有的信道，因此成 为编码界近年来的研究热点。它的性能逼近香农限，且描述和实现简单，易于进行理论分析 和研究，译码简单且可实行并行操作，适合硬件实现。通常，按数据格式可以将LDPC码分为 规则LDPC码和非规则LDPC码。规则LDPC码和非规则LDPC码在译码过程中的复杂度不同。 因此，可以先对规则LDPC码和非规则LDPC码进行分类，降低LDPC码的译码复杂度，提高译 码效率。
[0038] 步骤S102、根据所述特征信息存储所述LDPC码的校验信息和变量信息；
[0039] 根据规则LDPC码和非规则LDPC码针对性地对校验信息和变量信息，能够降低译 码复杂度，提高译码精度。
[0040] 步骤S103、通过所述校验信息确定对应所述校验信息的校验子矩阵；
[0041] 校验信息对应校验矩阵，通过校验信息确定对应所述校验信息的校验子矩阵，即 将校验矩阵分解得到校验子矩阵，提高了译码过程中的数据并行处理能力。
[0042] 步骤S104、通过所述校验子矩阵和所述变量信息对应的变量矩阵实现对所述 LDPC码的译码。
[0043] 本发明所提供的低密度奇偶校验码的译码方法根据低密度奇偶校验码的特征信 息存储低密度奇偶校验码的校验信息和变量信息，简化了低密度奇偶校验码的译码过程； 通过所述校验信息确定对应所述校验信息的校验子矩阵，提供了译码过程的并行处理能 力，缩短了译码时间。
[0044] 具体的，步骤S102包括：若所述LDPC码对应的校验矩阵为规则码时，则将校验信 息和变量信息保存至同一存储器；否则，将校验信息和变量信息分别保存至不同的存储器。
[0045] 具体的，步骤S103包括：对所述校验信息对应的校验矩阵进行行分析和列分析得 到位置特征信息，根据设定条件和所述位置特征信息将所述校验矩阵分解为设定数量的校 验子矩阵。其中，设定条件为译码过程中的根据实际情况进行设定的条件。将设定条件和 位置特征信息结合起来对校验矩阵进行分解，能根据实际情况最大化提高译码的并行处理