，Ν);如果Ζη> 0,则4 否则Ζ" <0乂 =1。若班Γ二〇，或者达到最大迭代次 数后，停止迭代，且将i作为译码器输出值；否则返回迭代过程。
[0083] 图3为高并行度部分并行译码器整体架构。
[0084] 译码器由信道似然比信息存储器、迭代译码模块（包括CNP处理模块、中间信息存 储器、VNP处理模块）、校验模块、输出缓冲模块组成。接收信号进入信道似然比信息存储器 后，按帧进行存储，当一帧存储满后输入到迭代译码模块，同时开始接收第二帧数据；迭代 模块接收数据后，不断交替进行CNP处理和VNP处理，译码结束后，判决信息输入到校验模 块进行译码判决，校验正确后将信息输入到输出缓冲模块，等待下一帧数据进行译码。上述 过程反复执行就得到了连续不断的译码数据流。
[0085] 图4为高并行度迭代译码模块结构图。图中，VNPG为变量节点组；CNPG为校验节 点组。
[0086] 本发明米用 FPGA 实现了 CCSDS (The Consultative Committee for Space Data Systems，太空数据系统咨询委员会）标准的（1536, 1024) LDPC码的译码器。其校验矩阵H 由3 X 7块大小为256 X 256的准循环矩阵阵列构成，各行行重和各列列重不完全相同，为不 规则矩阵。LDPC译码器满足高速需求的关键在于迭代译码模块的设计，在于如何增加并行 度以及如何有序读写中间数据存储器。
[0087] -般的部分并行译码器结构设计中，每一行块对应一个CNP，每一列块对应一个 VNP。但在有些高速应用场合，这样的并行度仍无法满足高速译码需求，因此，本发明中，根 据校验矩阵的特征，采用以下的方法，可以依据通信系统实际需求任意增加译码并行度。在 此是将CNP(校验节点处理）单元的运算并行度增加一倍进行设计。
[0088] 矩阵A(768, 10)表示矩阵Η中为'1'的行位置信息，矩阵B (1792, 6)表示矩阵Η 中为' Γ的列位置信息。由于矩阵Α和Β矩阵维数较大，此处没有给出具体计算过程，现给 出计算结果如下：由矩阵A可知，校验矩阵Η的行重分布分别为：第1~256行行重为3,第 257~512行行重为10,第513~768行行重为10,由矩阵Β可知，校验矩阵Η的列重分布 分别为：第1~256列列重为4,第257~512列列重为4,第513~768列列重为2, 769~ 1024列列重为3,1025~1280列列重为1，1281~1536列列重为3,1537~1792列列重为 6。需要说明的是，以上的数值是根据实际设计中的校验矩阵Η得到的行重和列重值，即每 行和每列的非"〇 "元素的个数。
[0091] 由于在译码过程中只有在Η中为'1'的位置上的数据才起作用，因此，只需存储子 循环矩阵中' 1 '的位置，结合Η矩阵的结构，将矩阵A分成三部分，第一部分为第1至256 行，行重为3,第二部分为第257至512行，行重为10,第三部分为513至768行，行重为10， 一个CNP每一部分中的每一列。当需要增加CNP处理并行度时，将每一部分的每一列进行 η (η = 1，2,…）等分，就可将CNP并行度任意增加；同理，对应矩阵B，结合Η矩阵的结构， 当需要增加VNP处理并行度时，将每一部分的每一列进行k(k= 1，2，···）等分，就可将VNP 并行度任意增加。因此，采用这种设计结构，很简单地可以任意增加部分并行译码器的并行 度，从而使译码器处理速度满足高速需求。本设计中将CNP处理并行度定为46路并行，VNP 处理并行度定为23路并行。
[0092] 在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其 它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为 一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或 可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部 分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合 或通信连接，可以是电性的、机械的或其它形式的。
[0093] 上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显 示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单 元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
[0094] 另外，在本发明各实施例中的各功能单元可以全部集成在一个处理模块中，也可 以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述 集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
[0095] 本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过 程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序 在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：移动存储设备、只读 存储器（Read-Only Memory，ROM)、随机存取存储器（Random Access Memory，RAM)、磁碟或 者光盘等各种可以存储程序代码的介质。
[0096] 以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何 熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵 盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
【主权项】
1. 一种低密度奇偶校验码的译码方法，其特征在于，所述方法包括： 对低密度奇偶校验码进行类型分析得到所述低密度奇偶校验码的特征信息； 根据所述特征信息存储所述低密度奇偶校验码的校验信息和变量信息； 通过所述校验信息确定对应所述校验信息的校验子矩阵； 通过所述校验子矩阵和所述变量信息对应的变量矩阵实现对所述低密度奇偶校验码 的译码。2. 根据权利要求1所述的方法，其特征在于，所述根据所述特征信息存储所述低密度 奇偶校验码的校验信息和变量信息包括： 若所述低密度奇偶校验码对应的校验矩阵为规则码时，则将所述低密度奇偶校验码对 应的校验信息和变量信息保存至同一存储器；否则，将校验信息和变量信息分别保存至不 同的存储器。3. 根据权利要求1所述的方法，其特征在于，所述通过所述校验信息确定对应所述校 验信息的校验子矩阵包括： 对所述校验信息对应的校验矩阵进行行分析和列分析得到位置特征信息，根据设定条 件和所述位置特征信息将所述校验矩阵分解为设定数量的校验子矩阵。4. 根据权利要求3所述的方法，其特征在于，所述对所述校验信息对应的校验矩阵进 行行分析和列分析得到位置特征信息包括： 对所述校验矩阵进行行分析和列分析，得到所述校验矩阵中元素的位置信息； 从所述位置信息中提取出非零元素的位置特征信息，所述位置特征信息用于表征所述 校验矩阵中循环子矩阵被分割的能力。5. 根据权利要求4所述的方法，其特征在于，所述位置特征信息保存在块随机存储器 的第一存储区。6. 根据权利要求5所述的方法，其特征在于，所述通过所述校验子矩阵和所述变量信 息对应的变量矩阵实现对所述低密度奇偶校验码的译码包括： 将所述校验子矩阵的更新运算过程中的第一中间数据和变量矩阵的更新运算过程中 的第二中间数据保存至块随机存储器的第二存储区；所述第一中间数据包括校验子矩阵的 更新运算过程中的过程数据；第二中间数据包括变量矩阵的更新运算过程中的过程数据。7. 根据权利要求5所述的方法，其特征在于，通过所述校验子矩阵和所述变量信息对 应的变量矩阵实现对所述低密度奇偶校验码的译码还包括： 分别对所述校验子矩阵中的元素和变量矩阵中的元素进行扩位处理得到第一扩位元 素和第二扩位元素； 对通过所述第一扩位元素和第二扩位元素计算得到的计算结果进行截断。8. 根据权利要求7所述的方法，其特征在于，在所述分别对所述校验子矩阵中的元素 和变量矩阵中的元素进行扩位处理得到第一扩位元素和第二扩位元素之前还包括： 将所述校验子矩阵中的元素和变量矩阵中的元素转换为设定数据格式。9. 根据权利要求8所述的方法，其特征在于，所述设定数据格式包括二进制补码。
【专利摘要】本发明公开了一种低密度奇偶校验码的译码方法，所述方法包括：对低密度奇偶校验码进行类型分析得到所述低密度奇偶校验码的特征信息；根据所述特征信息存储所述低密度奇偶校验码的校验信息和变量信息；通过所述校验信息确定对应所述校验信息的校验子矩阵；通过所述校验子矩阵和所述变量信息对应的变量矩阵实现对所述低密度奇偶校验码的译码。
【IPC分类】H03M13/11
【公开号】CN105262493
【申请号】CN201510791776
【发明人】贺刚, 屈也频, 金惠明, 陈文生, 刘昊, 樊雷, 李欣, 李德银, 姚为锡, 赵海波
【申请人】中国人民解放军92728部队
【公开日】2016年1月20日
【申请日】2015年11月17日