开关，NMOS晶体管和PMOS晶体管的源极为所述输出驱动开关的第一连接端，NMOS晶体管和PMOS晶体管的漏极为所述输出驱动开关的第二连接端，NMOS晶体管和PMOS晶体管的栅极为所述输出驱动开关的控制端。
[0029]可以看出，为了使得每个输出驱动电路的整体电阻等于预定电阻值，每个输出驱动电路中都会设计有多余的输出驱动开关。也就是说，总会有多余的输出驱动开关是一直处于截止状态的，而不被使用的。本实用新型中的特点和好处之一就是，利用这些冗余的输出驱动开关来形成预加重电路，提高波形上升下降沿速度，利于减小码间干扰，提高工作速度。
[0030]图5为图1中的输出控制逻辑电路120在一个实施例中的电路示意图。如图5所示的，所述输出控制逻辑电路120包括与各个输出驱动模块对应的多个输出控制逻辑模块1211 至 121η。
[0031]每个输出控制逻辑模块包括输入单元122、脉冲产生单元123和选择单元124。为了简便，在图5中，只在输出控制逻辑模块1211标记了输入单元122、脉冲产生单元123和选择单元124。
[0032]外部输入的输入控制信号DIN经过输入单元122被连接至所述选择单元124的第一输入端A，外部输入的输入控制信号DIN经过脉冲产生单元123被连接至所述选择单元124的第二输入端B。
[0033]所述脉冲产生单元123在所述输入控制信号DIN翻转时产生并输出短时脉冲信号，比如，短暂的正向脉冲。具体的，所述脉冲产生单元在所述输入控制信号从第一逻辑电平跳变为第二逻辑电平时，才产生并输出短时脉冲信号，在从第二逻辑电平跳变为第一逻辑电平时，不产生短时脉冲信号。
[0034]所述选择单元124的输出端连接至对应输出驱动模块的输出驱动开关的控制端，比如输出控制逻辑模块1211的输出端Dl直接或间接连接至图2、图3和图4中的PMOS晶体管MPl的栅极，输出控制逻辑模块1212的输出端D2直接或间接连接至图2、图3和图4中的PMOS晶体管MP2的栅极，……，输出控制逻辑模块121η的输出端Dn直接或间接连接至图2、图3和图4中的PMOS晶体管MPn的栅极。多个外部输入的使能控制信号中的对应一个被连接至所述选择单元124的控制端。使能控制信号OEl连接至输出控制逻辑模块1211的选择单元124的控制端，使能控制信号0Ε2连接至输出控制逻辑模块1212的选择单元124的控制端，......，使能控制信号OEn连接至输出控制逻辑模块121η的选择单元124
的控制端。
[0035]在对应的外部输入的使能控制信号为有效时，所述选择单元124选择其第一输入端的信号输出，此时所述选择单元124对应的输出驱动模块的输出驱动开关能够由外部输入的输入控制信号DIN所控制，所述输入控制信号DIN为第二逻辑电平时，所述输出驱动模块的输出驱动开关导通，所述输入控制信号为第一逻辑电平时，所述输出驱动模块的输出驱动开关截止。
[0036]在对应的输入的使能控制信号为无效时，所述选择单元124选择其第二输入端的信号输出，此时所述脉冲产生单元123产生的短时脉冲信号经过所述选择单元124驱动对应的输出驱动开关短时导通，这样可以加快驱动输出端VO的输出信号的上升沿的上升速度，和/或下降沿的下降速度，同时所述选择单元124对应的输出驱动模块的输出驱动开关不能够由外部输入的输入控制信号DIN所控制。
[0037]继续参看图5所示的，所述脉冲产生单元123包括延迟单元、异或逻辑单元和与门，所述延迟单元的输入端与脉冲产生单元的输入端相连，所述延迟单元的输出端与异或逻辑单元的一个输入端相连，所述异或逻辑单元的另一个输入端与所述脉冲产生单元的输入端相连，所述异或逻辑单元的输出端与所述与门的一个输入端相连，所述与门的另一个输入端与所述脉冲产生单元的输入端相连，所述与门的输出端与所述脉冲产生单元的输出端相连。所述延迟单元由三个级联的缓冲器形成，所述异或逻辑单元的输出端DIP得到的短时脉冲信号的脉冲宽度与延迟单元的延时时间相等，也就是说通过调整延迟单元的延迟时间，可以调整短时脉冲信号的脉冲宽度。所述输入单元122包括两个级联的缓冲器，第一个缓冲器的输入端接收外部输入的输入控制信号，第二个缓冲器的输出端连接选择单元的第一输入端，第一缓冲器的输出端与所述脉冲产生单元的输入端相连。
[0038]这样，本实用新型利用输出驱动电路中不使用的输出驱动开关的路径来形成预加重电路，提高波形上升下降沿速度，利于减小码间干扰，提高工作速度。
[0039]在本实用新型中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接，比如经过一个逻辑电路，比如缓冲器或反相器，再比如经过一个电阻等。
[0040]需要指出的是，熟悉该领域的技术人员对本实用新型的【具体实施方式】所做的任何改动均不脱离本实用新型的权利要求书的范围。相应地，本实用新型的权利要求的范围也并不仅仅局限于前述【具体实施方式】。
【主权项】
1.一种接口电路中的输出电路，其特征在于，其包括: 一个或多个连接于电源端和驱动输出端之间的输出驱动电路，每个输出驱动电路包括连接于电源端和驱动输出端之间的多个输出驱动模块，每个输出驱动模块包括一个输出驱动开关，每个输出驱动开关具有连接至所述电源端的第一连接端，连接至所述驱动输出端的第二连接端和控制端； 与所述输出驱动电路对应的一个或多个输出控制逻辑电路，每个输出控制逻辑电路包括与各个输出驱动模块对应的多个输出控制逻辑模块， 每个输出控制逻辑模块包括输入单元、脉冲产生单元和选择单元，外部输入的输入控制信号经过输入单元被连接至所述选择单元的第一输入端，外部输入的输入控制信号经过脉冲产生单元被连接至所述选择单元的第二输入端，所述脉冲产生单元在所述输入控制信号翻转时产生并输出短时脉冲信号，所述选择单元的输出端连接至对应输出驱动模块的输出驱动开关的控制端，多个外部输入的使能控制信号中的对应一个被连接至所述选择单元的控制端， 在对应的外部输入的使能控制信号为有效时，所述选择单元选择其第一输入端的信号输出，此时所述选择单元对应的输出驱动模块的输出驱动开关能够由外部输入的输入控制信号所控制，在对应的输入的使能控制信号为无效时，所述选择单元选择其第二输入端的信号输出，此时所述脉冲产生单元产生的短时脉冲信号经过所述选择单元驱动对应的输出驱动开关短时导通。2.根据权利要求1所述的接口电路中的输出电路，其特征在于， 每个输出驱动模块还包括一个电阻，该输出驱动模块的输出驱动开关与该电阻串联在电源端和驱动输出端之间；或者 每个输出驱动电路包括一个电阻，各个输出驱动模块的输出驱动开关并联在一起，所述电阻和各个并联的输出驱动开关串联在电源端和驱动输出端之间。3.根据权利要求1所述的接口电路中的输出电路，其特征在于， 所述输出驱动开关为PMOS晶体管，PMOS晶体管的源极为所述输出驱动开关的第一连接端，PMOS晶体管的漏极为所述输出驱动开关的第二连接端，PMOS晶体管的栅极为所述输出驱动开关的控制端，所述电源端为输入电源端；或者 所述输出驱动开关为NMOS晶体管，NMOS晶体管的源极为所述输出驱动开关的第一连接端，NMOS晶体管的漏极为所述输出驱动开关的第二连接端，NMOS晶体管的栅极为所述输出驱动开关的控制端，所述电源端为接地端。4.根据权利要求1所述的接口电路中的输出电路，其特征在于， 通过控制所述外部输入的使能控制信号，使得所述输出驱动电路整体上的电阻值为预定电阻值，所述预定电阻值为240欧姆。5.根据权利要求1所述的接口电路中的输出电路，其特征在于， 所述脉冲产生单元在所述输入控制信号从第一逻辑电平跳变为第二逻辑电平时，才产生并输出短时脉冲信号， 在对应的外部输入的使能控制信号为有效时，所述输入控制信号为第二逻辑电平时，所述输出驱动模块的输出驱动开关导通，所述输入控制信号为第一逻辑电平时，所述输出驱动模块的输出驱动开关截止。6.根据权利要求5所述的接口电路中的输出电路，其特征在于， 所述脉冲产生单元包括延迟单元、异或逻辑单元和与门，所述延迟单元的输入端与脉冲产生单元的输入端相连，所述延迟单元的输出端与异或逻辑单元的一个输入端相连，所述异或逻辑单元的另一个输入端与所述脉冲产生单元的输入端相连，所述异或逻辑单元的输出端与所述与门的一个输入端相连，所述与门的另一个输入端与所述脉冲产生单元的输入端相连，所述与门的输出端与所述脉冲产生单元的输出端相连， 第一逻辑电平为低电平，第二逻辑电平为高电平。7.根据权利要求6所述的接口电路中的输出电路，其特征在于，所述输入单元包括两个级联的缓冲器，第一个缓冲器的输入端接收外部输入的输入控制信号，第二个缓冲器的输出端连接选择单元的第一输入端， 第一缓冲器的输出端与所述脉冲产生单元的输入端相连。
【专利摘要】本实用新型提供一种接口电路中的输出电路，其包括：连接于电源端和驱动输出端之间的输出驱动电路，其包括多个输出驱动模块，每个输出驱动模块包括一个输出驱动开关；与输出驱动电路对应的输出控制逻辑电路，每个输出控制逻辑电路包括与各个输出驱动模块对应的多个输出控制逻辑模块，每个输出控制逻辑模块包括输入单元、脉冲产生单元和选择单元，脉冲产生单元在输入控制信号翻转时产生并输出短时脉冲信号，选择单元的输出端连接至对应输出驱动模块的输出驱动开关的控制端，脉冲产生单元产生的短时脉冲信号经过选择单元驱动对应的输出驱动开关短时导通。这样，利用输出电路中的冗余电路来形成预加重电路，提高波形上升下降沿速度。
【IPC分类】H03K19/0175
【公开号】CN204633746
【申请号】CN201520449801
【发明人】孔亮, 王强, 戴颉, 李耿民, 职春星
【申请人】灿芯半导体(上海)有限公司
【公开日】2015年9月9日
【申请日】2015年6月26日