式的不相关特征。
[0033] 首先参考图1，现在描述电子设备100。电子设备100是集成电路，并且包括两对 CMOS晶体管T1、T2和T3、T4,以及用于对这些晶体管的本体进行偏置由此设置其阈值电压的 本体偏置电路1 〇 1。应当理解的是晶体管对TI、Τ2和Τ3、Τ4是为了简化而如此表示的，而电子 设备100可以具有任何数量的晶体管对Tn-I、Τη。在电子设备100中的本体偏置电路101可以 对任何数量的CMOS晶体管进行偏置。
[0034] 本体偏置电路101包括PMOS阈值发生器102和NMOS阈值发生器104。量化器106耦接 到PMOS阈值发生器102和匪OS阈值发生器104两者。可调偏置块108耦接到量化器106,并且 耦接到晶体管TI、T2、T3、T4的本体。PMOS阈值发生器102在反馈回路中耦接到可调偏置块 108的输出端，而NMOS阈值发生器104在反馈回路中耦接到可调偏置块108的另一输出端。 [0035]晶体管Tl是使其源极耦接到第一电源VdcU并且使其本体耦接到可调偏置块108的 PMOS晶体管。晶体管T2是使其漏极耦接到晶体管Tl的漏极、使其源极耦接到接地GND、并且 使其本体耦接到可调偏置块108的NMOS晶体管。晶体管T1和T2的栅极耦接在一起。
[0036]晶体管T3是使其源极耦接到第一电源VdcU并且使其本体耦接到可调偏置块108的 PMOS晶体管。晶体管T4是使其漏极耦接到晶体管T3的漏极、使其源极耦接到GND、并且使其 本体耦接到可调偏置块108的NMOS晶体管。晶体管T3和T4的栅极耦接在一起。
[0037]在操作中，PMOS阈值发生器102估计PMOS晶体管Tl的阈值电压并产生对其进行指 示的信号Pth。类似地，匪OS电压发生器104估计匪OS晶体管T2的阈值电压并产生对其进行 指示的信号Nth。如果T3和T4具有与Tl和T2相同的大小，则Pth和Vth是同等可适用的。然而， 如果T3和T4不具有与Tl和T2相同的大小，则Pth和Nth对T3和T4而言将不是精确的。
[0038] 阈值电压是栅极和源极之间的电压，在该阈值电压以上电流在漏极和源极之间流 动，并且该阈值电压是根据以下参数计算的：在当流过第一电流Idsl时的第一时刻的晶体 管的栅源电压VgsU在当流过第二电流Ids2时的第二时刻的晶体管的栅源电压Vgs2、晶体 管的漏源电压Vds(其对于第一时刻和第二时刻是通用的）、漏源电流IdsU以及在第二时间 段内的漏源电流Ids2。
[0039] 漏源电流Idsl和Ids2可以按以下方式估计：
[0040]
[0041]
[0042]其中，UO是表面迀移率、COX是氧化物电容、Λ是沟道长度调制、Leff是有效MOS管 长度、Weff是有效MOS管宽度、Vgs是栅极和源极之间的电压、Vds是漏极和源极之间的电压、 和Vth是阈值电压。
[0043]针对每个晶体管Τ1、Τ2的阈值电压可以因此被估计为：
[0044]
[0045] 其中
[0046]
[0047] 量化器10 6接收PM 0 S晶体管T1的估计阈值电压P t h，将其与参考PM 0 S阈值电压 VrefP进行比较，并基于以上比较为可调偏置块108产生第一控制信号。量化器106还接收 匪OS晶体管T2的估计阈值电压Nth，将其与参考匪OS阈值电压Vref N进行比较，并基于以上 比较为可调偏置块108产生第二控制信号。可调偏置块108响应于第一控制信号为晶体管Tl 和T3的本体产生PMOS偏置电压。可调偏置块108还响应于第二控制信号为晶体管T2和T4的 本体产生NMOS偏置电压。应当理解的是如果T3和T4的大小与Tl和T2不相同，偏置可以导致 其阈值与Tl和T2不相同（尽管在一些实例中这个阈值可能会足够接近）。
[0048] 当PMOS晶体管TI、T3的估计阈值电压Pth大于参考PMOS阈值电压Vref P时，按照由 量化器106所确定的输出，可调偏置块108对晶体管T1、T3的本体进行正向偏置。这通过将本 体偏置电压设置为小于在晶体管Τ1、Τ3的源极处的电压来实现。当NMOS晶体管Τ2的估计阈 值电压Nth大于参考匪OS阈值电压VrefN时，按照由量化器106所确定的输出，可调偏置块 108对晶体管T2、T4的本体进行正向偏置。这通过将本体偏置电压设置为高于在晶体管T2、 Τ4的源极处的电压来实现。
[0049] 当PMOS晶体管Tl的估计阈值电压Pth小于参考PMOS阈值电压VrefP时，按照由量化 器106所确定的输出，可调偏置块108对晶体管T1、T3的本体进行反向偏置。这通过将本体偏 置电压设置为大于在PMOS晶体管Tl、Τ3的源极处的电压来实现。当NMOS晶体管Τ2的估计阈 值电压Nth小于参考匪OS阈值电压VrefN时，按照由量化器106所确定的输出，可调偏置块 108对晶体管T2、T4的本体进行反向偏置。这通过将本体偏置电压设置为小于在晶体管T2、 Τ4的源极处的电压来实现。
[0050] 量化器106分别确定估计阈值电压Nth和Pth与参考阈值电压Vr ef N和Vr ef P之间的 差值，以产生施加于可调偏置块108的第一和第二信号。偏置信号Vpw或Vnw随后相应地增加 或减小，这最终致使晶体管的阈值电压Vth(Vthp表示PMOS晶体管Tl、T3的阈值电压;Vthn表 示匪OS晶体管Τ2、Τ4的阈值电压)被调整以匹配参考阈值电压Vref N或Vr ef P。图5的时序图 中示出了该过程。
[0051 ]由于PMOS晶体管TI、T3的本体是耦接在一起的，本体偏置电压因此致使其阈值电 压在Tl和T3大小相同的条件下相等。同样地，由于NMOS晶体管T2、T4的本体是耦接在一起 的，本体偏置电压因此致使其阈值电压在Τ2和Τ4大小相同的条件下相等。在一些实例中，将 PMOS晶体管Tl、Τ3的阈值电压设置为等于NMOS晶体管Τ2、Τ4的阈值电压。可替代地，在一些 实例中，将PMOS晶体管TI、T3的阈值电压设置为不同于NMOS晶体管T2、T4的阈值电压。
[0052] 参考图2,现在将要描述匪OS阈值发生器104的结构和功能。该NMOS阈值发生器包 括第一放大器201，该第一放大器具有耦接到第一节点Nl的反相端子、耦接到第一电压Vl的 非反相端子、和输出端。第一副本NMOS晶体管丽1具有耦接到GND的源极、親接到第一节点Nl 的漏极、耦接到第二节点N2的栅极、以及耦合以接收偏置信号Vpw的本体。第一副本匪OS晶 体管MNl是NMOS晶体管T2、T4的副本，因为其具有相同的宽长比。第二NMOS晶体管MN2具有耦 接到第一节点Nl的源极、親接到第二节点Ν2的漏极、和耦接到第一放大器201的输出端的栅 极。
[0053]第一和第二开关SI、S2耦接到第二节点Ν2。第一电流源Il耦接到第一开关Sl和第 一电源电压Vdd之间，而第二电流源12耦接到第二开关S2和第一电源电压Vdd之间。第一开 关Sl由第一时钟0:1控制并传递从Il到MN2的漏极的电流，而第二开关S2由第二时钟02控制 并传递从12到MN2的漏极的电流。
[0054]缓冲器202具有耦接到第二节点N2的输入端和耦接到第三节点N3的输出端。第三 开关S3耦接到第三节点N3和第四节点M之间。第三开关S3由第一时钟01控制。第四开关S4 耦接到第四节点N4和等于第一电压Vl的一半的电压V1/2之间。第四开关由第二时钟0:2控 制。
[0055] 第一电容器Cl耦接到第三节点N3和第五节点N5之间。第二电容器C2耦接到第四节 点M和第五节点N5之间。第五开关S5耦接到第五节点N5和地GND之间。第五开关S5由第一时 钟01控制。第六开关S6耦接到第五节点N5和第六节点N6之间。第六开关S6由第二时钟02控 制。
[0056]第二放大器203具有耦接到第六节点N6的反相输入端、耦接到GND的非反相输入 端、以及耦接到第七节点N7的输出端。第三电容器C3耦接到第六节点N6和第七节点N7之间。 第七开关S7耦接到第六节点N6和第七节点N7之间。第七开关S7由第一时钟01控制。采样保 持块S/Η具有耦接到第七节点S7的输入端、输出端Nth、并且其由第二时钟02 '控制。
[0057] 在操作中，放大器201和匪OS晶体管丽1、丽2组成控制副本NMOS晶体管丽1的栅源 电压的反馈回路。电流Il和12分别在时钟01、： 02的断言处交替地流经副本匪OS晶体管 丽1、丽2。实际上，在时钟01的断言期间，开关Sl闭合而S2断开，因此电流Il流经副本NMOS晶 体管丽1、丽2，致使副本NMOS晶体管丽1的栅源电压以达到Vgs 1。在时钟02的断言期间，开关 S2闭合而Sl断开，因此电流12将流经副本NMOS晶体管丽1、丽2,致使副本匪OS晶体管丽1的 栅源电压以达到Vgs2。
[0058] 如果施加在放大器201的非反相端子上的第一电压Vl的值较低，则第一节点NI处 的电压通过由放大器201和副本NMOS晶体管MNl、MN2组成的反馈回路后等于VI。在这个场景 下，副本匪OS晶体管MNl工作在线性区并因此提供线性的电压-电流关系，而副本匪OS晶体 管MN2工作在饱和区，这帮助对副本NMOS晶体管MNl的栅源电压进行动态调整。
[0059] 在第一时钟01的断言期间，电流Il能以数学的形式表示为：
[0060]
[0061 ] 其中，Vgsl (丽1)是当流过电流Il时丽1的栅源电压。
[0062] 在第二时钟02的断言期间，电流12能以数学的形式表示为：
[0063]
[0064] 其中，Vgs2(丽1)是当流过电流12时丽1的栅源电压。
[0065]