专利名称：时钟恢复锁相环的制作方法
技术领域：
本发明涉及分组交换网络，具体涉及在蜂窝中继网络，特别是提供恒定比特率业务的ATM(异步传输模式)网络中的时钟恢复方法。
AALl是用于恒定比特率(CBR)业务的ATM适配层。CBR业务承载诸如话音和视频的时间敏感数据。在发送端将原始定时(等时)数据分段为ATM信元，通过ATM网络传送，并在接收端重组为连续定时流。接收端需要提供用于该输出数据流的时钟，或者恢复发送端时钟。
在ATM中当前使用了多种标准化和非标准化的定时方案1．线路速率定时由输入数据链路在接收端提供具有与发送端相同标称时钟频率的时钟。在使用前该输入时钟将经常需要解抖动(de-jitter)，因为对输出电信时钟的要求通常比对输入电信时钟的要求更严格。
2．网络同步定时从8kHz参考时钟恢复电信时钟。这最好是可追踪PRS(可追踪到主参考源)的时钟。SDT(结构化数据转移)AALl的标准要求从ATM网络时钟中恢复8kHz倍数的时钟。必须将8kHz进行频率倍增到希望的频率。
3．自适应定时从有关包含所接收分段数据的接收缓冲器的填充水平(fill level)的信息恢复时钟。缓冲器用于使输入数据相对于读出数据的接收端时钟的变化平缓些。该方法在AALl标准中被称为“自适应”，但所具体使用的方法尚未标准化。
4．SRTS定时从ATM信元承载的时间标记(time stamp)中恢复时钟。用于AALl的该标准化方法被称为同步剩余时间标记(SRTS)并在美国专利No.5,260,978中描述。
在现有技术中，在自适应定时和SRTS中采用外部PLL并使用CPU中驻留的算法。
本发明的一个目的是提供一种在一个电路实现中处理所有四种所需定时方案的有效方式。
根据本发明提供一种多模式时钟恢复电路，用于在蜂窝中继网络中提供恒定比特率业务，其包括嵌入式数字锁相环(PLL)，PLL包括能够从至少两种类型的输入信号产生相位信号的输入电路，所述相位信号控制所述锁相环的输出，以产生用于所述恒定比特率业务的时钟信号。
ATM论坛af-vtoa-0078.000和ITU-T 1.363.1标准要求使用同步剩余时间标记或自适应技术进行时钟恢复。本发明可以从输入时钟、所接收SRTS数据或FIFO指针数据(pointer data)将业务时钟恢复到合适质量。使用相同的PLL用于所有三种输入，从而提供有效的选通实现(gate efficient implementation)。
本发明主要涉及在T1,E1和J2频率的电信时钟，以及在2.048MHz,4.096MHz和8.192MHz的TDM总线时钟。本发明还可应用于DS3和E3时钟频率。
根据本发明的时钟恢复电路有效地支持所有四种时钟方案。SRTS方案不仅恢复原始时钟频率还恢复原始时钟的相位。
自适应模式与动态带宽电路仿真业务(DBCES)协同工作。利用DBCES,ATM VC(虚拟电路)所承载的DSO 64kbps信道的数目可以变化(例如在接通和断开话音呼叫时)。这将改变信元到达之间的时间，因为每个信元包含46或47个字节，但这46或47个字节所承载的DSO信道的数目会变化。即使信元到达之间的时间改变，本发明也可以正确地从接收缓冲器恢复定时。
本发明还可以在STRS模式中提供一种精确延迟模式(accurateholdover mode)，可以由从所接收的ATM信元导出的信息控制该延迟模式。例如，因为SRTS时间标记由差错检测字段保护而可以将其检测为无效。当接收机/重组器将SRTS四位字节标记为无效时，PLL进入临时延迟模式以保持时钟信号。
当接收机/重组器缓冲器由于失去连接而欠载工作时，PLL也进入精确延迟。(当接收缓冲器在自适应定时模式中用尽TDM数据时，PLL发送“减缓”信号，当ATM VC信元流停止用户可编程长度的时间时，PLL自动进入延迟模式)当SRTS信元流停止时，PLL进入精确延迟(当接收缓冲器用尽新SRTS值时，PLL将自动进入延迟)。
在线路速率模式中，当确定输入数据链路处于同步丧失状态时，PLL进入精确延迟模式。
当以自适应模式使用动态带宽电路仿真业务，并且所有DSO信道被断开时(全空闲状态)，每秒仅发送少量信元以保持ATM链路有效，但不传送TDM(时分复用)字节。当检测到由DBCES信道活动性位屏蔽(channel activity bit mask)定义的全空闲状态时，本发明的时钟恢复电路将自动进入精确延迟模式。
本发明还提供精确的自激时钟(在精确MCLK主时钟下是0.1ppm)，减小的输出抖动，大的输入抖动容限(门控可配置)。其还执行用于UDT(标准化)的SRTS和用于SDT(非标准)的SRTS。
在一个PLL中执行线路速率和SRTS定时的能力意味着在发送端可以在将输入时钟用于产生SRTS时间标记之前利用本发明对输入时钟进行解抖动，本发明的另一个实例可被用来在接收机从SRTS产生输出时钟。这一点很重要，因为时间标记过程的抽样效果会使抖动频率虚假地下降，造成接收机PLL更难于滤波(产生漂移)。
下面将参照附图仅以举例的方式对本发明进行详细说明，其中
图1是显示自适应线路速率定时的方框图；图2是显示自适应时钟恢复的方框图；图3是显示SRTS时钟恢复的方框图；图4是显示正常发送SRTS的方框图；图5是显示发送SRTS解抖动的方框图；图6是数字PLL的方框图；图7是SRTS发生器的方框图；图8是用于SRTS输入的鉴相器的方框图；图9是用于时钟输入的鉴相器的方框图；图10显示用于两种输入的组合鉴相器；图11是环路滤波器的方框图；图12是数控振荡器的方框图；图13是抖动降低电路的方框图。
在图1中，接收线路速率输入的数字锁相环(PLL)1使从接收缓冲器2输出的所接收数据同步。在重组引擎(reassembly engine)3中重组输入ATM信元流。
在图2所示的自适应方案中，将缓冲器填充水平信息从接收缓冲器2返回到PLL1的输入。
在图3所示的SRTS方案中，接收SRTS电路4从输入时间标记中恢复定时信息并提供一个输入到PLL1。
在图4中，线路速率输入被馈送到发送SRTS电路6，发送SRTS电路6产生将要由分段引擎5包含在信元流中的剩余时间标记。
如图5所示，通过包括时钟恢复PLL，该电路可用于在将输入时钟用于产生SRTS时间标记之前对其解抖动，并且该电路的另一个实例可被用来在接收机从SRTS产生输出时钟。这一点是重要的，因为时间标记过程的抽样效果会使抖动频率虚假地下降，造成接收机PLL更难于滤波，产生漂移。
如上所述，PLL1按下述模式操作·同步模式PLL与输入时钟同步。
·自适应模式通过监视重组循环缓冲器的写和读指针，与输入信元流同步。PLL接收相位字，该相位字表示相位字=write_pointer-read_pointer-average_fill。
·SRTS模式与输入同步剩余时间标记(SRTS)同步。PLL输出时钟被馈送到本地SRTS发生器，以产生与所接收SRTS比较的本地SRTS。
·网络模式该模式与同步模式相似。将从19.44MHz或155.52MHz网络时钟产生的8kH-z时钟作为PLL的输入。输出可以是线路速率时钟或SRTS。
在上面列出的模式中，PLL1具有另一组基本模式·常规模式PLL使用适当的输入信号(即时钟，SRTS,FIFO相位字或8kHz网络时钟)同步。
·延迟模式PLL不再使用输入信号，而是保持其当前输出频率。当LOS变为有效时，PLL被切换到延迟模式。用户也可以将PLL切换到延迟模式。
·自激模式不使用任何输入。主时钟精度确定输出时钟精度。
数字PLL1必须提供与某输入信号同步的时钟。因为可以与多种输入信号同步(例如，时钟，SRTS数据和到达的ATM信元)，PLL需要能接受各种类型的输入。但是，基本PLL结构对于所有情况是相同的。如图6所示，其包括鉴相器10，环路滤波器11，数控振荡器12，固有抖动降低电路12和分频器13。
可以容易地在电路中配置/编程诸如锁定范围，中心频率，传送(transfer)，精度等参数。此外，可以内建自激和延迟模式等特征。当系统时钟足够高时，无需模拟电路来满足输出抖动要求。
工作在19.44MHz或155.52MHz网络参考时钟(未示出)的分频器提供如上述美国专利No.5,260,978定义的本地剩余时间标记。
PLL必须产生具有表12所示精度的频率。该精度定义了PLL的自激精度和锁定范围。在这些计算中必须包括MCLK的精度。建议自激精度为大约0.2ppm和锁定范围为大约160ppm，从而允许MCLK精度为100ppm。对于DS1，锁定范围大约是245ppm，从而支持具有130ppm频率精度的较早系统。
表12．中心频率和所需精度时钟频率 精度 1 UIDS11.544MHz+/-32ppm648nsE1 2.048MHz+/-50ppm488nsC4M4.096MHz244nsJ2 6.312MHz+/-30ppm158nsC8M8.192MHz122ns如下表所示，关于抖动和漂移的af-vtoa-0078.000标准指向几种ANSI和ITU-T标准。在所有定时模式中必须满足抖动要求。在自适应模式中可以不满足漂移要求。相关规范时钟 电气 抖动 漂移DS1ITU-T G.703ANSIDS1.102ANSIDS1.403ANSIDS1.403ITU-T G.824ITU-T G.824E1 ITU-T G.703ITU-T G.823ITU-T G.823J2 ITU-T G.703ANSI DS1.102 JT-G.703aJT-G.703a上述标准中没有规定抖动传送函数。但是，诸如G.743的关于数字多路复用设备的某些ITU-T规范规定了抖动传送函数。对于MT9042，要求抖动传送转角频率在1.2和2.0Hz之间(ETSI规范)，具有20dB/dec滚降。该范围被PLL用于所有输入频率，并且满足G.743的要求。抖动传送小于+0.5dB。
上面表中的标准规定了漂移/抖动输入容限和最大输出抖动。对于输入漂移/抖动容限，低频部分是最大的，并因此对PLL要求是最重要的(见下表)。在转角频率大于1.2Hz的情况下，假设PLL跟随漂移在0.1Hz以下。因此鉴相器的范围基于0.1Hz处的漂移容限并且是32UI峰到蜂(+/-16UI)。最小输入漂移和抖动容限时钟A0[Uipp] A1[Uupp] F0[Hz]F1[Hz]@0.1Hz[UIpp]DS1 2851.2E-5 10 6.2E13718 1.2E-5 20 23J2114 51.2E-5 10 15下表中列出适当标准中规定的PLL的输出的最大输出抖动。最大允许输出抖动时钟A[UIpp] A[ns]DS1 0.07 45E1 0.298J2 0.116ANSI DS1.403和DS1.101要求输出相位的变化不超过81ns/1.326ms。对于理想参考源的最大允许输出相移是1μs。因此，DCO输入的转换速率可能不高于中心频率设置的61ppm。所有模式都满足“不高于81ns/1.326ms”的要求。
因为E1/DS1/J2/C4/C8信号的周期小于1μs，当PLL为同步模式时自动满足上述要求。当在各模式之间切换时，不满足1μs MTIE。
图7中显示的SRTS发生器14与ITU标准1.363.1中指出的标准解决方案相同，并在美国专利5,260,978中描述，具有简单、小巧、高效的特点。在主模式中，需要SRTS发生器产生发送的RTS(剩余时间标记)。在从属模式中，SRTS发生器被置于PLL的反馈环路中以在输入RTS上同步。SRTS发生器包括分频器15，四位计数器17和寄存器16。SRTS实际上是将网络时钟fnx划分为由适当的数3000或3008划分的业务时钟fs后得到的余数。
fs和fnx上允许的最大抖动应使(fsx/fnx)MOD16在所有环境下保持恒定。否则，就违反了SRTS方法的基本原理。fs来自PLL，因此足够清洁。对于fnx，用户应负责所提供的网络时钟的质量。如果其不够好，必须首先用外部PLL对其滤波。
鉴相器10必须从其两个输入信号中提取相位差值。有两种情况需要考虑。在一种情况下，输入是RTS值输入。在另一种情况下，输入是时钟输入。两种情况需要不同的鉴相器，尽管某些部件可以共享。
在RTS作为输入值的情况下，输出相位字是输入值的差。但是，因为两个输入值都来自计数器，在这些值中结合了模函数。当两个输入值之一回绕(wrap around)时这会造成虚假行为(false behaviour)，这是因为此时并不连续地增加相位差，而是使相位输出在再次增加之前回落到其最小值，造成锯齿效果。可以通过使用回绕事件控制递增/递减计数器来消除这种效果，其中递增/递减计数器实际上用于持续跟踪回绕的数目。该递增/递减计数器并不回绕，因为否则它会再次引入相同的问题。递增/递减计数器的值具有16的权数并被加到SRTS差值。因此，当第一四位计数器充满时，递增/递减计数器递增1并对四位计数器输出添加16的权数，使得四位计数器的下一个输出值被认为是17，而不是1。以此方式，可以避免锯齿效果。
图8中显示了用于SRTS值的鉴相器的方框图。其包括延迟寄存器21,22，比较器23,24，递增/递减计数器20，差分电路27，累加器25和输出寄存器26。
因为计数器20无法进行RTS值的“进位”("carry")，其必须本地再生。这可以通过将当前RTS与寄存器21,22中存储的前一个RTS比较来完成。如果当前RTS较小，则产生进位。所接收RTS中的位错误可能造成虚假进位并因此造成循环滑移(cycle slip)。循环滑移导致输出上的3008/fs秒的漂移(例如，1.47ms@E1速率)，这是不可接受的。来自SRTS FIFO的额外位表示在SRTS重组中是否检测到错误。在此情况下，通过禁止计数器和寄存器忽略被破坏的所接收RTS和本地FITS。
上述结构的优点是提供相位恢复以及频率恢复；2nUIpp的大输入相域，其中n是计数器的位宽带；大输入抖动容限；PLL的快速锁定而没有蠕变现象。尽管其直接基于剩余时间标记工作，该电路实际上是依据实际时间标记之间的差来产生相位输出。
图9显示用于处理时钟输入的鉴相器方框图。其包括差分电路30,31，递增/递减计数器20，累加器25和寄存器26。寄存器26存储相位输出。这由信号ffb*n定时，其中ffb是反馈信号，n是乘数，通常为8。n确定该输出的粒度(granularity)。
现在，相位值是在时域中。因为输入时钟具有相对低的频率(与MCLK比较)，可以使用较高的时钟来检测输入时钟和反馈时钟之间的相位差，从而得到降低的粒度和更高的精度。该较高的时钟也是来自PLL1的反馈时钟。其对输入时钟抽样(同步检测)并因此必须至少是最高输入频率的2倍。因为输入时钟上的抖动和频率偏移，该较高时钟频率是用于J2,C4M和C8M的标称输入时钟频率的四倍和用于DS1和E1的标称输入时钟频率的8倍。这种结构具有与上述SRTS鉴相器相同的优点。递增/递减计数器20确定PLL1的以UI(单位间隔)测量的抖动容限。32UI的抖动容限意味着5位计数器。该计数器并不回绕以避免上述锯齿效果。这将提高相位捕获期间的锁定速度。当然，累加器的范围(量程)必须保证在任何情况下都不会发生溢出。对于时钟输入，本结构可以得到与用于SRTS输入相同的优点。
如图10所示，可将上述鉴相器的图组合为一个。将递增/递减计数器的输出通过移位器31传递到寄存器26。移位器调整计数器20的权数使其在SRTS模式中为16而在同步模式中为1。
在自适应模式中，不使用鉴相器10。重组引擎3中的循环缓冲器产生带有符号的2的补码相位字(complement phaseword)，其中相位字=write_pointer-read_pointer-"average"。"average"由用户编程确定。该相位字被用作滤波器相位输入而不使用来自鉴相器的相位输出。
环路滤波器11主要确定PLL1的抖动传送。此外，环路滤波器11还确定PLL类型，锁定范围和相位校准速度。如果需要延迟模式，则将其内建于环路滤波器。图11中给出了环路滤波器的一般方框图。其包括限制器40，加法器41，寄存器42，和加法器43。该滤波器具有一阶低通性能。因为上述累加器，该PLL是类型2。信号路径从限制器开始，限制器将输入相位值限制到中心频率值的大约40ppm，并因此将相位对准限制到大约5ns/125μs。可以将一个表明限制器是否实际进行限制的标志用于锁定指示。然后将受限相位累加(加法器和寄存器)到中心频率的频率偏移。该累加器不回绕，其范围确定PLL的锁定范围。
在延迟模式中，即当LOS有效时，寄存器42输出的相位不再被累加，而将寄存器42中的值用作频率偏移。I(ntegral)和P(roportional)值以不同的权数(P＞＞I)被相加。权数差确定环路的衰减。因为P远大于I，主要通过P路径校正短期相位变化(抖动)，而主要通过I路径校正长期相位变化(频率变化)。
DCO 12基本上是图12所示的累加器。其包括加法器50，加法器51，寄存器52。为进行调制，将频率偏移加到中心频率值。该进位输出具有作为累加值和系统时钟频率的函数的希望频率。对于给定的时钟频率和累加器宽带，该输出频率只能具有离散值。因此，该希望的输出频率具有有限精度。
在进位后累加器中的剩余值rest_term代表相对于理想信号的进位脉冲的确切相位误差。该误差最大是1/fsys，并且是DCO的固有抖动。增加fsys会降低该固有抖动。rest_term可以用于校正进位脉冲的相位，从而降低固有抖动。fsys足够高(＞64MHz)以容易地满足用于DS1,E1和J2的0.1UI的抖动规范。下表中给出了具有66MHz时钟频率的DCO的概观。DCO自激时钟和精度时钟fs[MHz]fdco[MHz]精度[ppm]DS1 1.544 12.352 0.05E1 2.048 16.384 -0.13C4M 4.096 16.384 -0.13J2 6.312 25.284 -0.03C8M 8.192 32.768 0.05图13中显示抖动降低电路12。其包括比较器55和DQ触发器56。DCO输出的固有抖动通常是1/MCLK。通过使用主时钟的下降沿，可将固有抖动降低一半。当rest_term小于中心频率值的一半时，将进位脉冲延迟主时钟周期的一半。当rest_term大于或等于中心频率值的一半时，不延迟进位脉冲。
在MCLK=66MHz并具有40-60％占空度的情况下，输出抖动最大为9ns。抖动频谱的范围是0Hz到fdco/2。利用该抖动降低电路，可获得以下固有输出抖动值固有输出抖动@MCLK=66MHz,40-60％占空度时钟DCO输出抖动[UI]降低的输出抖动[UI]DS1 0.02 0.01E1 0.03 0.02C4M 0.06 0.04C8M 0.12 0.07J2 0.09 0.06输出分频器13将DCO输出频率分频到所需输出。需要一个标准计数器来完成该项工作。为了产生8kHz输出，需要一个可装载的计数器，来进行从E1/DS1/J2到8kHz的分频。可以增加某些附加电路，来产生正确的帧脉冲格式。
上述时钟恢复电路效率高并且用途广泛，能够在4种模式中操作。其可以在以下各种条件下使用具有或不具有多个可选择的中心频率；具有或不具有被编程为来自微处理器的寄存器的中心频率；具有或不具有一种可以由微处理器读取集成寄存器的模式；具有或不具有一种微处理器可以根据基于从集成寄存器读取的值的算法来调整中心频率的模式(即一种模式，其中给定比在硬件中容易获得的时间常数更长的时间常数，微处理器被用作PLL的反馈环路的控制器)；具有或不具有抖动降低电路；具有不同的主时钟(MCLK)频率；以及具有基于时钟下降沿的抖动降低电路或具有基于抽头延迟线的抖动降低电路。在不偏离本发明精神的情况下，可以改变各种PLL参数，包括中心频率，锁定范围，输入抖动容限，抖动传送函数，最大相位斜率。可以在以下条件下使用具有或不具有根据所接收SRTS四位字节的有效性自动切换到延迟模式；具有或不具有根据由丧失ATM连接引起的欠载自动切换到延迟模式。
上述时钟恢复电路还可以作为一个中间节点用于模式转换，通过使输入成为自适应输入，使用图5所示电路将所接收的自适应定时转换为发送SRTS定时。其还可利用额外电路进行T1到E1的转换，并可应用于DS3和E3速率。其还可与另一个PLL(在IC的内部或外部)协同工作。
权利要求
1．一种用于在蜂窝中继网络中提供恒定比特率业务的多模式时钟恢复电路，包括嵌入式数字锁相环，数字锁相环包括能够从至少两种类型的输入信号产生相位信号的输入电路，所述相位信号控制所述锁相环的输出以产生用于所述恒定比特率业务的时钟信号。
2．根据权利要求1的多模式时钟恢复电路，其中所述输入电路适于从用于输入信元的接收缓冲器接收相位字，以根据用于输入信元的接收缓冲器的填充水平允许时钟自适应恢复。
3．根据权利要求2的多模式时钟恢复电路，其中所述相位字是从write_pointer-read pointer-average导出的，其中average是用户设置的参数。
4．根据权利要求2的多模式时钟恢复电路，其中输入电路包括鉴相器，鉴相器具有用于接收来自锁相环的输出的反馈信号的第一输入和用于接收时钟信号或时间标记信号的至少一个附加输入，所述锁相环适用于所述输入信号的任何类型。
5．根据权利要求4的多模式时钟恢复电路，其中所述鉴相器包括公用递增/递减计数器。
6．根据权利要求5的多模式时钟恢复电路，其中公用递增/递减计数器不回绕，并且公用递增/递减计数器的输出被馈送到一累加器，以跟踪递增/递减计数器的输出而不使用模函数。
7．根据权利要求6的多模式时钟恢复电路，其中将加权输出馈送到累加器。
8．根据权利要求6的多模式时钟恢复电路，其中可以改变递增/递减计数器的加权输出以接收时钟信号或来自时间标记电路的信号。
9．根据权利要求8的多模式时钟恢复电路，其中所述递增/递减计数器的权数可编程为用于时间标记信号的16和用于时钟信号的1。
10．根据权利要求8的多模式时钟恢复电路，还包括第一和第二差分电路，每个差分电路接收SRTS输入信号和被延迟一个信元的SRTS输入信号，第一差分电路从网络接收其SRTS，第二差分电路从本地SRTS发生器接收其SRTS信号，第一差分电路将一个输入提供到所述递增/递减计数器，第二差分电路将一个输入提供到一减法器，所述差分电路的输出与所述递增/递减计数器的加权输出一起被馈送到所述累加器。
11．根据权利要求5的多模式时钟恢复电路，还包括锁相环的反馈环路中的本地同步剩余时间标记(SRTS)发生器。
12．根据权利要求11的多模式时钟恢复电路，其中所述本地SRTS发生器包括一分频器，用于接收来自锁相环的输出的反馈信号；一计数器，用于接收网络时钟信号；和一寄存器，用于产生本地SRTS信号。
13．根据权利要求11的多模式时钟恢复电路，其中计数器的递增/递减输入接收各自的网络时钟信号和本地SRTS信号。
14．根据权利要求1的多模式时钟恢复电路，其中当有效输入信号丧失时，锁相环进入延迟模式以便保持基于最后有效输入信号的恒定频率，其中在延迟模式中锁相环的输出保持恒定。
15．根据权利要求1的多模式时钟恢复电路，其中当发生以下任何情况时锁相环进入延迟模式在SRTS模式中接收缓冲器用尽SRTS值；通过所述网络的虚拟电路超时；和在线路速率模式中断定同步丧失。
16．一种使用权利要求1的多模式时钟恢复电路来在SRTS时间标记产生前对输入时钟滤波的方法。
17．根据权利要求11的多模式时钟恢复电路，其中所述时钟恢复锁相环的输出被馈送到所述SRTS发生器的输入，以解抖动输入时钟信号。
18．一种用于在蜂窝中继网络中提供恒定比特率业务的多模式时钟恢复电路，包括一具有多个输入的鉴相器；一接收所述鉴相器的输出的环路滤波器；一接收所述环路滤波器的输出的数控振荡器；一接收所述数控振荡器的输出的抖动降低电路；一接收所述抖动降低电路的输出的分频器；和一在所述数控振荡器的反馈环路中的SRTS发生器。
19．一种用于在提供恒定比特率业务的蜂窝中继网络中从所接收时间标记恢复时钟信号的鉴相器，包括第一输入，用于接收远端时间标记信号；第二输入，用于接收本地产生的时间标记信号；多个比较器，用于比较当前时间标记和先前时间标记，以产生进位信号；一加权递增/递减计数器，用于接收所述各个比较器的输入；一减法器，用于导出所述远端时间标记和所述本地产生的时间标记的差；和一累加器，用于将所述减法器的输出加到所述递增/递减计数器的输出，以产生相位输出。
20．根据权利要求18的鉴相器，具有一个差错输入，用于在发生差错时接收差错标志以禁止计数器。
21．根据权利要求19的鉴相器，还包括连接到所述加法器的输出的寄存器，用于临时存储相位输出。
22．一种在提供恒定比特率业务的蜂窝中继网络中恢复时钟信号的方法，包括以下各步骤在多模式锁相环(PLL)中接收输入信号，当在SRTS模式中接收缓冲器用尽、在自适应模式中虚拟电路超时、在线路速率模式中丧失同步时，使所述锁相环进入延迟模式。
23．一种在蜂窝中继网络中恢复时钟信号的方法，其中相位信号从一输入信号和一在锁相环中本地产生的信号产生，该方法包括以下各步骤通过将所述信号或其导出信号馈送到一非回绕递增/递减计数器，检测输入信号和反馈信号之间的相位差；和累加所述递增/递减计数器的绝对值输出，以产生相位输出信号。
24．根据权利要求23的方法，其中到所述递增/递减计数器的输入可在一对差分电路和一对抽样电路之间切换，以分别接收SRTS和输入时钟信号。
全文摘要
一种用于在蜂窝中继网络中提供恒定比特率业务的多模式时钟恢复电路,具有嵌入式数字锁相环,数字锁相环包括能够从至少两种类型的输入信号产生相位信号的输入电路。相位信号控制锁相环的输出以产生用于恒定比特率业务的时钟信号。
文档编号H04J3/06GK1301100SQ0013573
公开日2001年6月27日 申请日期2000年12月15日 优先权日1999年12月17日
发明者门诺·斯皮杰克, 乔·杰弗里 申请人:米特尔公司