专利名称：一种测试外壳电路及其设计方法
技术领域：
本发明涉及集成电路芯片的可测试性设计技术领域，尤其涉及一种针 对片上网络数据通路带宽设计的测试外壳电路及其设计方法。
背景技术：
10 未来的系统芯片将在由数十亿晶体管组成的单个芯片上集成成百上
千个芯核。这样的系统芯片将需要数十G比特每秒带宽的通信部件，为了 满足上市时间的需求这些通信部件必须是可复用的。许多研究工作提出了 使用交换网络作为系统芯片芯核互连的替代方案。这样的网络便被称为片 上网络(NoC)，它可以满足未来系统的两个关键需求可重复使用和可 !5变带宽。近期许多研究表明，片上网络将成为未来系统芯核片上互连的最 优方案。
如果使用片上网络作为系统的互连平台，由于在片上各个芯核之间都 存在实际的连接，所以可以实现到达每个芯核的电气通路。在测试过程中 复用这些通信资源作为测试访问机制的想法被提出，许多研究工作的结果 20 表明，这种方法可以极大的缩短测试时间，而且一些测试开销，例如引脚 数和面积开销也大大减小了 。
然而，如何有效地复用片上网络资源是一个非常具有挑战性的问题， 因为片上网络路由器以及数据通路的设计都是针对工作模式下的通信特 点进行优化的，而不是根据测试模式。例如，在传统系统芯核架构中通常
25与测试访问机制(TAM)的宽度相等，而在片上网络中可用的网络通道宽
度与芯核的扫描链宽度之间并不相等，即可用的网络通道宽度与芯核的扫 描链宽度之间是不匹配的，这可能对测试效率和测试开销有着非常严重的 负面影响。
这种对网络通路带宽的浪费会增加在网络通路中活跃的数据包的数
30量，从而带来额外的功耗开销。优化的测试外壳设计方案可以有效地对通
道带宽进行利用，从而减少测试过程中所需传递的数据包数目，并达到提 高测试并行性的目的。
由于在片上网络中进行测试的目标与在系统芯片中的不同，因此具体 的配置方案也不尽相同。主要区别表现在以下两个方面 5 —、在传统的系统芯片架构中，测试访问总线的宽度直接影响到测试
的成本，因此每个嵌入式芯核只允许非常有限的扫描链条数。扫描链的配 置需要在这种限制条件下进行，因此需要以单个芯核测试时间的延长作为 代价。然而，在不利用传统测试访问总线的片上网络测试架构下这不再成 为瓶颈问题。取而代之的，测试向量和输出响应利用已存在的片上通信网
10 络被传输。在工作模式下每个嵌入式芯核已被一层外壳封装起来(例如网 络接口)以提供芯核所有输入输出管脚的通信。这种对各个输入输出管脚 的连接可以在测试模式下被当作测试访问端口，而扫描链的数目只受网络 通道带宽的限制，在大部分情况下扫描链数大大小于网络通道带宽，因此 根据传统方法设计的测试外壳对网络通道带宽会带来很大的浪费。
15 二、在传统的系统芯片中，待测芯核扫描链被尽可能的配置到平衡的
长度(例如，相同的长度)，而且每个测试向量的所有位都是同时被移入 扫描链中去的。由于设计的测试访问总线通道带宽与待测芯核扫描链的数 目相等，这样可以使通道带宽浪费最小。然而，在片上网络中情况有所不 同。网络通道结构是根据工作模式下片上网络的操作进行设计和配置的，
20因此一个芯核逻辑的网络通道带宽与待测芯核扫描链数目之间可能存在 不匹配。这个问题将不会影响单个芯核的测试时间，但网络通道的浪费将 带来额外的网络交通，因此对整个芯片的总测试时间带来巨大的影响。
因此，根据新的测试访问方式特点，能够最大限度的利用网络通道的 带宽的测试外壳设计方案需要被提出，以縮短测试时间，降低测试成本。
2
发明内容
(一)要解决的技术问题 有鉴于此，本发明的一个主要目的在于提供一种针对片上网络数据通 路带宽设计的测试外壳电路，以充分利用网络通道的带宽，縮短测试时间， 30 降低测试成本。
本发明的另一个主要目的在于提供一种针对片上网络数据通路带宽 测试外壳电路的设计方法，以充分利用网络通道的带宽，縮短测试时间， 降低测试成本。
5 (二)技术方案
为达到上述目的，本发明的技术方案是这样实现的
一种测试外壳电路，该电路包括至少一条用于测试待测芯核测试数 据的测试外壳寄存器链，连接所述测试外壳寄存器链与待测芯核之间的互 连电路，和连接所述测试外壳寄存器链与外部数据通路之间的互连电路。 10 所述测试外壳寄存器链由多个寄存器串连构成，通过测试外壳寄存器
链与待测芯核之间的互连电路，以及测试外壳寄存器链与外部数据通路之 间的互连电路，实现待测芯核与外部数据通路之间的数据匹配。
一种测试外壳电路的设计方法，该方法包括
A、确定测试外壳寄存器链的长度；
15 B、计算传输待测芯核测试数据所需数据包数目的理论下限值；
c、根据测试外壳寄存器链的长度和传输待测芯核测试数据所需数据
包数目的理论下限值，确定待测芯核内部合并后新扫描链的数目，将待测
芯核内部扫描链和基本输入输出端口合并到所述确定数目的新扫描链上； D、建立测试外壳寄存器链与待测芯核内部合并后新扫描链的对应关
20系，连接测试外壳寄存器链与外部数据通路以及测试外壳寄存器链与待测
芯核之间的互连电路。
步骤A中所述确定测试外壳寄存器链的长度包括将数据通路数据位 的数目确定为每条测试外壳寄存器链上寄存器的个数，即每条测试外壳寄 存器链的长度。
25 步骤B中所述计算传输待测芯核测试数据所需数据包数目的理论下
限值根据公式 =
1
进行计算，其中"p为传输待测芯核测试数据所需数
据包数目的理论下限值，^为待测芯核的测试向量包含的数据量总数，该 数据量总数包括基本输入输出端口以及内部扫描链上测试数据，W为片上
网络数据通路的带宽值。
步骤C中所述根据测试外壳寄存器链的长度和传输待测芯核测试数 据所需数据包数目的理论下限值，确定待测芯核内部合并后新扫描链的数 目包括假设每条测试外壳寄存器链的长度为见传输待测芯核测试数据 5 所需数据包数目的理论下限值为 ，待测芯核内部合并后新扫描链的数目 为g，待测芯核内部扫描链合并前的数目为m，每条扫描链的长度为丄,， 其中/=1， 2， ...， m，则将原来的m条扫描链及基本输入输出端口合并到 g条新扫描链上去，在每条内部扫描链不可分割的前提下，如果存在切实 可行的合并方案，将m条扫描链合并为g条新的扫描链，且待测芯核内部 10合并后新扫描链的长度小于等于(iV/g)x"p，则确定待测芯核内部合并后新 扫描链的数目g。
所述待测芯核内部合并后新扫描链的数目g为每条测试外壳寄存器链 长度7V的因子，能够被W整除。
所述待测芯核内部合并后新扫描链的数目g的取值范围为 15 {2"，2"-',2"-2,...2,1}，为了尽量縮短打包周期，依次对上述的值从大到小进行 尝试，直至满足存在切实可行的合并方案，将m条扫描链合并为g条新的 扫描链，且待测芯核内部合并后新扫描链的长度小于等于(W/g)x 条件为 止。
步骤D中所述建立测试外壳寄存器链与待测芯核内部合并后新扫描 20链的对应关系为一一对应关系。
(三)有益效果 从上述技术方案可以看出，本发明具有以下有益效果
1、利用本发明，通过确定测试外壳寄存器链的长度，计算传输待测
25 芯核测试数据所需数据包数目的理论下限值，并根据测试外壳寄存器链的
长度和传输待测芯核测试数据所需数据包数目的理论下限值，确定待测芯 核内部合并后新扫描链的数目，将待测芯核内部扫描链和基本输入输出端 口合并到所述确定数目的新扫描链上，建立测试外壳寄存器链与待测芯核 内部合并后新扫描链的对应关系，连接测试外壳寄存器链与外部数据通路
30 以及测试外壳寄存器链与待测芯核之间的互连电路，实现了对测试外壳电
路的设计，不仅提供了传统测试外壳的测试访问功能，而且根据片上网络 测试数据传输的特点进行了优化设计，充分利用了网络通道的带宽。
2、利用本发明提供的测试外壳电路及设计方法，由于充分利用了网
络通道的带宽，所以减少了片上网络中传输数据包的数目，大大提高了测
5 试的并行性。
3、利用本发明提供的测试外壳电路及设计方法，由于充分利用了网
络通道的带宽，减少了片上网络中传输数据包的数目，所以大大降低了大 量活跃数据包导致的额外功耗开销，进而大大縮短了测试时间。
4、利用本发明提供的测试外壳电路及设计方法，由于充分利用了网 10络通道的带宽，减少了可测试性设计所需的引脚数以及面积的开销，所以 大大降低了可测试性设计成本。
图1为本发明提供的针对片上网络数据通路带宽设计的测试外壳电路 15 的示意图2为本发明提供的针对片上网络数据通路带宽设计测试外壳电路总 体技术方案的实现流程图3为测试外壳上的一组寄存器的电路互连方式示意图； 图4为带有针对带宽设计的测试外壳采用片上网络通信结构的系统芯 20 片框架图。
具体实施例方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实 施例，并参照附图，对本发明进一步详细说明。
25 如图1所示，图1为本发明提供的针对片上网络数据通路带宽设计的
测试外壳电路的示意图，该电路包括两个组成部分至少一条用于测试待 测芯核测试数据的测试外壳寄存器链，和测试外壳寄存器与待测芯核及外 部数据通路间互连电路。
其中，用于测试待测芯核测试数据的测试外壳寄存器链一般为多条，
具体数目根据实际情况确定，确定的方法下文将进行详细阐述，这里暂时 略去。所述测试外壳寄存器链由多个寄存器串连构成，通过测试外壳寄存 器链与待测芯核之间的互连电路，以及测试外壳寄存器链与外部数据通路 之间的互连电路，实现待测芯核与外部数据通路之间的数据匹配。 5 所述测试外壳寄存器与待测芯核及外部数据通路间互连电路包括连
接所述测试外壳寄存器链与待测芯核之间的互连电路，和连接所述测试外 壳寄存器链与外部数据通路之间的互连电路。
在图1中描述了一个适用于数据通路带宽为16位的针对带宽设计的 测试外壳电路。每条测试外壳寄存器链由一组寄存器构成，待测芯核内包
10 含5条内部扫描链及4个基本输入/输出端口，片上网络数据通路带宽为 16。测试外壳寄存器链通过其与待测芯核以及外部数据通路之间的互连电 路实现待测芯核与数据通路之间的数据匹配。
对于一个具体的针对带宽设计的测试外壳，其基本的配置参数有下三 个每条测试外壳寄存器链的长度iV，测试外壳寄存器链的条数g，每条
15测试外壳寄存器链对应的待测芯核内部新扫描链的最大长度/。
首先，为实现充分利用数据带宽的目的，数据包的大小，即每条测试 外壳寄存器链的长度，或者说测试外壳寄存器链上的寄存器个数见应当 与片上网络数据通路的带宽值W相等，才能使得每个数据包中的数据位都 对应有效的测试数据。
20 假设待测芯核的测试向量包含的数据量总数为"该数据量总数包括
基本输入输出端口以及内部扫描链上测试数据，片上网络的数据通道带宽 为W，则传送测试向量所需数据包数量"p的理论下限值为
<formula>formula see original document page 9</formula> (1)
针对带宽设计的测试外壳电路的设计目标就是利用最小的硬件开销 25 使得传输待测芯核的测试数据所需数据包数量达到上述的下限值。
为实现这一目的，根据本发明，提出了一种合并待测芯核扫描链及基 本输入输出端口，并将其与测试外壳寄存器分组对应的方法。根据待测芯 核内部是否包含扫描链将设计方法分为以下两种情况
情况l、待测芯核内不存在内部扫描链，则将p个基本输入输出端口 30平均的分配到iV个测试外壳寄存器上，传输完这些基本输入输出端口测试数据所需的数据包数为:
<formula>formula see original document page 10</formula>
即传输待测芯核测试数据所需数据包数目的理论下限值。 情况2、待测芯核内存在内部扫描链，则需根据公式(1)计算出的数 据包数理论下限值"p对内部扫描链及基本输入输出端口进行合并，并将其 对应到各个测试外壳寄存器组上。具体的分组及对应方法分析说明如下
假设每条测试外壳寄存器链的长度为见传输待测芯核测试数据所需 数据包数目的理论下限值为"p，待测芯核内部合并后新扫描链的数目为g， 待测芯核内部扫描链合并前的数目为w，每条扫描链的长度为A，其中/=1 ， 2， ...， w，则将原来的m条扫描链及基本输入输出端口合并到g条新扫 描链上去，在每条内部扫描链不可分割的前提下，如果存在切实可行的合 并方案，将w条扫描链合并为g条新的扫描链，且待测芯核内部合并后新 扫描链的长度小于等于(A^/g)x ，每条新的扫描链分配到的测试外壳寄存
器数则为
，则确定待测芯核内部合并后新扫描链的数目g。
在选取合适的g时，主要进行如下两点考虑
考虑1 、若g不能整除见则在每个数据包中将有/g)* g = Wmodg 位数据被浪费。因此，为充分利用数据通道带宽，g需为7V的因子。
考虑2、由于在数字芯片中数据通道带宽w通常为2"，因此g的可能 取值范围通常为(2",2",2"-2，...2，1}，为了尽量縮短打包周期，依次对上述的 值从大到小进行尝试，直至满足存在切实可行的合并方案，将w条扫描链 合并为g条新的扫描链，且待测芯核内部合并后新扫描链的长度小于等于
(W/g)X"p条件为止。
上述的测试外壳寄存器链有两种工作模式-
1、装载模式，用于将测试外壳寄存器链中的测试激励数据移到待测 芯核基本输入输出端口与内部扫描链输入输出端口上，或将待测芯核基本 输入输出端口与内部扫描链输入输出端口中的测试响应数据移到测i5
壳寄存器链上，根据设计参数的不同装载模式所需要的时钟周期数不同，
计算公式为r=iv/g。
2、传输模式，将片上网络数据通路中的测试激励数据并行打入测试 外壳寄存器链中，或将测试外壳寄存器链中的测试晌应数据并行打入片上 网络数据通路中。
上述内容详细阐述了针对片上网络数据通路带宽设计测试外壳电路 的优化目标以及推荐的设计规则，符合这些规则将可以保证测试外壳能够 在迸行测试数据传输时在提供基本测试访问以及测试数据打包功能的基 础上，对片上网络数据通道的带宽进行充分的利用。
基于上述针对片上网络数据通路带宽设计测试外壳电路的优化目标
以及推荐的设计规则，图2示出了本发明提供的针对片上网络数据通路带
宽设计测试外壳电路总体技术方案的实现流程图，该方法包括以下步骤-
步骤201r确定测试外壳寄存器链的长度；
步骤202:计算传输待测芯核测试数据所需数据包数目的理论下限值；
步骤203:根据测试外壳寄存器链的长度和传输待测芯核测试数据所 需数据包数目的理论下限值，确定待测芯核内部合并后新扫描链的数目， 将待测芯核内部扫描链和基本输入输出端口合并到所述确定数目的新扫 描链上，使得每条新扫描链长度小于根据合并新扫描链数目确定的值；
步骤204:建立测试外壳寄存器链与待测芯核内部合并后新扫描链的 对应关系，连接测试外壳寄存器链与外部数据通路以及测试外壳寄存器链 与待测芯核之间的互连电路。
在上述步骤201中，为了充分利用网络通道带宽，应当尽量使得数据 通路中的每一位都对应一位有效测试数据，因此测试外壳寄存器链的长度 W应等于数据通路数据位的数目w。即上述步骤201中所述确定测试外壳 寄存器链的长度包括将数据通路数据位的数目w确定为每条测试外壳寄 存器链上寄存器的个数，即每条测试外壳寄存器链的长度W。
在上述步骤202中，所述计算传输待测芯核测试数据所需数据包数目
的理论下限值根据公式 =
进行计算，其中"p为传输待测芯核测试数
据所需数据包数目的理论下限值，？为待测芯核的测试向量包含的数据量 总数，该数据量总数包括基本输入输出端口以及内部扫描链上测试数据， W为片上网络数据通路的带宽值。
在上述步骤203中，所述根据测试外壳寄存器链的长度和传输待测芯 核测试数据所需数据包数目的理论下限值，确定待测芯核内部合并后新扫 描链的数目包括假设每条测试外壳寄存器链的长度为iV，传输待测芯核 测试数据所需数据包数目的理论下限值为"p，待测芯核内部合并后新扫描 链的数目为g，待测芯核内部扫描链合并前的数目为m，每条扫描链的长 度为丄,.，其中Z-1， 2，…，m，则将原来的m条扫描链及基本输入输出端 口合并到g条新扫描链上去，在每条内部扫描链不可分割的前提下，如果 存在切实可行的合并方案，将m条扫描链合并为g条新的扫描链，且待测 芯核内部合并后新扫描链的长度小于等于(W/g)x"p，每条新的扫描链分配 到的测试外壳寄存器数则为^ ，则确定待测芯核内部合并后新扫描链的
数目g。
所述待测芯核内部合并后新扫描链的数目g为每条测试外壳寄存器链
长度AA的因子，能够被iV整除。所述待测芯核内部合并后新扫描链的数目 g的取值范围为{2",2"-',2"-2,...2,1}，为了尽量縮短打包周期，依次对上述的 值从大到小进行尝试，直至满足存在切实可行的合并方案，将m条扫描链 合并为g条新的扫描链，且待测芯核内部合并后新扫描链的长度小于等于 (W/g)x 条件为止。
在上述步骤204中，所述建立测试外壳寄存器链与待测芯核内部合并 后新扫描链的对应关系为一一对应关系。测试外壳上的每组寄存器，即每 条测试外壳寄存器链对应一条待测芯核中的新扫描链，寄存器组与路由器 间互连电路宽度为w，与待测芯核间互连电路宽度为g。
基于图2所述的本发明提供的针对片上网络数据通路带宽设计测试外 壳电路总体技术方案的实现流程图，以下结合具体的实施例对本发明针对 片上网络数据通路带宽设计测试外壳电路的方法进一步详细说明。
实施例
在本实施例中，假设一个待测芯核内包含15条含45个寄存器的扫描 链，5条包含20个寄存器的扫描链，以及108个输入/输出端口， 108为输 入端口数和输出端口数间的最大值，数据通路的带宽w为16，则根据测
试外壳寄存器总数W等于数据通路的带宽w，首先可以确定测试外壳寄存 器总数iV为16。
然后，根据公式(1)计算传输待测芯核测试数据所需数据包数目的 理论下限值
一15x45 + 5x20 + 108'
-f
16
=56
io 然后，由于^=16，依次按照{16， 8， 4， 2， 1}的顺序尝试将测试外
壳寄存器分配到g个分组中去。
首先假设g=16，则每条新扫描链上的寄存器数/包括添加的基本输 入输出端口不得超过(AT/g)x"—(l6/i6)x56-56 。在假设每条扫描链内部不 可分割的前提下，由于原来有15+5=20条扫描链，为满足合并后的新扫
15描链条数为16条，则至少需要将5条包含20个寄存器的扫描链合为1条， 或者将5条包含20个寄存器扫描链中的4条合并到其他16条扫描链中， 这里所述16条扫描链包括1条含20个寄存器的扫描链和15条含45个寄 存器的扫描链。这样一来，新扫描链的长度至少为45+20 = 65，大于 (iV/g)x"P = (16/16)x56 = 56，所以此长度无法满足要求，因此g二16的假设
20 不成立。
然后继续假设g=8，则每条新扫描链上的寄存器数/包括添加的基本
输入输出端口不得超过(W/g)x/7p-(16/8)x56-112。在假设待测芯核内部合 并后新扫描链的数目为8后，寻找是否存在一个切实可行的合并方案，使
原来的20条扫描链能够合并为8条新的扫描链，如果存在一个切实可行 25的合并方案，使原来的20条扫描链能够合并为8条新的扫描链，则g二8 的假设成立；否则，g二8的假设不成立。
按以下方案可将上述20条扫描链合并分配到8条新扫描链上，且每 条扫描链的长度不超过112:
1) 将15条含45个寄存器的扫描链合并为7条含90个寄存器的 30 扫描链和一条含45个寄存器的扫描链；2) 将5条含20个寄存器的扫描链合并到1)中产生的含90个寄 存器的扫描链中，此时电路中共有5条含110个寄存器的扫描 链，2条含90个寄存器的扫描链及1条含45个寄存器的扫描 链；
5 3) 将基本输入输出端口填充到上述扫描链中，并使得每条扫描链
的长度不超过112，具体说明为在5条含110个寄存器的扫 描链上各填充两个端口 ，在2条含90个寄存器的扫描链上各 填充22个端口，将剩余的54个端口填充到1条含45个寄存 器的扫描链上。
10 因此，g二8的假设成立，确定待测芯核内部合并后新扫描链的数目g
=8。这样一来，可以将测试外壳上16个寄存器分配到8个寄存器组中， 其中每个寄存器组含2个寄存器，分别分配给上述的8条新的扫描链。在 每个数据包中包含每条新扫描链的2个测试数据位。
最后，建立测试外壳寄存器链与待测芯核内部合并后新扫描链之间的
15 —一对应关系，连接测试外壳寄存器链与外部数据通路以及测试外壳寄存 器链与待测芯核之间的互连电路。如图3所示，图3为测试外壳上的一组 寄存器的电路互连方式示意图。
本发明可以应用于在采用片上网络作为测试访问机制的系统芯片测 试技术中。如图4所示，图4为带有针对带宽设计的测试外壳采用片上网
20 络通信结构的系统芯片框架图。图中的数据通路带宽为w，测试外壳位于 待测芯核与片上网络通信资源(如路由器)连接部分，测试外壳与路由器 间的带宽为w，与待测芯核间的带宽为g。将测试数据利用数据包的形式 发送到测试外壳以供待测芯核使用，或将待测芯核的测试响应传送到测试 外壳上，通过打包机制发送到片上网络数据通道，并输出到观测点以供比
25 较结果。由于针对带宽设计的测试外壳可能使得每条扫描链对应多个寄存 器，每向一个寄存器移入一个数据位需要一个时钟周期，由于每个寄存器 组中包含iWg个寄存器，因此需要7Wg个时钟周期为测试外壳寄存器链装
载数据。
由于在采用的片上网络架构的系统芯片上包含有多个待测芯核，为了 30合理安排各个测试芯核测试数据在片上网络中的传输，降低总的测试时 间，需要对个待测芯核的测试数据包传输进行测试调度。
使用针对带宽设计的测试外壳的待测芯核测试数据包进行调度可采 取两种方案， 一是不改变测试数据在测试外壳与待测芯核间的移入移出时 钟频率，在每个待测芯核打包周期的间隔中交错进行其他芯核测试数据的 传输，这要求交错传输的芯核测试外壳有着相同的打包周期；另一种是将 5 测试外壳与待测芯核间的移入移出时钟频率提高7Wg倍，从而使片上的每
个待测芯核的打包周期相等，但这可能带来测试功耗的急剧增长，因为芯
片功耗与工作频率称正比，理论上频率提高iWg倍，测试功耗也会增长
iV/g倍，需要在一定的功耗限制条件下进行。
本发明，针对带宽设计的测试外壳具有对数据通道带宽利用率高的特 10点。应用针对带宽设计的测试外壳的测试外壳设计能够达到数据通道带宽
理论利用率的上限,减少了片上网络中传输数据包的数目，配合适宜的测试
调度算法可以减少测试时间。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行
了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而 15 已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修
改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1、一种测试外壳电路，其特征在于，该电路包括至少一条用于测试待测芯核测试数据的测试外壳寄存器链，连接所述测试外壳寄存器链与待测芯核之间的互连电路，和连接所述测试外壳寄存器链与外部数据通路之间的互连电路。
2、 根据权利要求1所述的测试外壳电路，其特征在于，所述测试外 壳寄存器链由多个寄存器串连构成，通过测试外壳寄存器链与待测芯核之 间的互连电路，以及测试外壳寄存器链与外部数据通路之间的互连电路，10实现待测芯核与外部数据通路之间的数据匹配。
3、 一种测试外壳电路的设计方法，其特征在于，该方法包括A、 确定测试外壳寄存器链的长度；B、 计算传输待测芯核测试数据所需数据包数目的理论下限值；C、 根据测试外壳寄存器链的长度和传输待测芯核测试数据所需数据 15包数目的理论下限值，确定待测芯核内部合并后新扫描链的数目，将待测芯核内部扫描链和基本输入输出端口合并到所述确定数目的新扫描链上；D、 建立测试外壳寄存器链与待测芯核内部合并后新扫描链的对应关 系，连接测试外壳寄存器链与外部数据通路以及测试外壳寄存器链与待测 芯核之间的互连电路。20
4、根据权利要求3所述的测试外壳电路的设计方法，其特征在于，步骤A中所述确定测试外壳寄存器链的长度包括将数据通路数据位的数目确定为每条测试外壳寄存器链上寄存器的 个数，即每条测试外壳寄存器链的长度。
5、根据权利要求3所述的测试外壳电路的设计方法，其特征在于，25 步骤B中所述计算传输待测芯核测试数据所需数据包数目的理论下限值根据公式 =<formula>formula see original document page 2</formula>进行计算，其中"。为传输待测芯核测试数据所需数据包数目的理论下限值，^为待测芯核的测试向量包含的数据量总数，该数据 量总数包括基本输入输出端口以及内部扫描链上测试数据，W为片上网络 数据通路的带宽值。
6、 根据权利要求3所述的测试外壳电路的设计方法，其特征在于， 步骤c中所述根据测试外壳寄存器链的长度和传输待测芯核测试数据所需数据包数目的理论下限值，确定待测芯核内部合并后新扫描链的数目包5括假设每条测试外壳寄存器链的长度为w，传输待测芯核测试数据所需 数据包数目的理论下限值为"p，待测芯核内部合并后新扫描链的数目为g， 待测芯核内部扫描链合并前的数目为w，每条扫描链的长度为A，其中/=1,2， ...， m，则将原来的m条扫描链及基本输入输出端口合并到g条新扫 io描链上去，在每条内部扫描链不可分割的前提下，如果存在切实可行的合 并方案，将m条扫描链合并为g条新的扫描链，且待测芯核内部合并后新 扫描链的长度小于等于(iV/g)x ，则确定待测芯核内部合并后新扫描链的数目g。
7、 根据权利要求6所述的测试外壳电路的设计方法，其特征在于， 15 所述待测芯核内部合并后新扫描链的数目g为每条测试外壳寄存器链长度iV的因子，能够被W整除。
8、 根据权利要求6所述的测试外壳电路的设计方法，其特征在于， 所述待测芯核内部合并后新扫描链的数目g的取值范围为 {2",2"-',2"-2,...2,1}，为了尽量縮短打包周期，依次对上述的值从大到小进行20尝试，直至满足存在切实可行的合并方案，将m条扫描链合并为g条新的 扫描链，且待测芯核内部合并后新扫描链的长度小于等于(iV/g)x"P条件为 止。
9、 根据权利要求3所述的测试外壳电路的设计方法，其特征在于， 步骤D中所述建立测试外壳寄存器链与待测芯核内部合并后新扫描链的25 对应关系为--对应关系。
全文摘要
本发明公开了一种测试外壳电路，包括至少一条用于测试待测芯核测试数据的测试外壳寄存器链，连接所述测试外壳寄存器链与待测芯核之间的互连电路，和连接所述测试外壳寄存器链与外部数据通路之间的互连电路。本发明同时公开了一种测试外壳电路的设计方法。利用本发明，实现了对测试外壳电路的设计，不仅提供了传统测试外壳的测试访问功能，而且根据片上网络测试数据传输的特点进行了优化设计，充分利用了网络通道的带宽，提高了测试的并行性，缩短了测试时间，减少了测试所需的引脚数以及测试面积的开销，降低了测试成本。
文档编号H04B17/00GK101102232SQ20061009024
公开日2008年1月9日 申请日期2006年7月7日 优先权日2006年7月7日
发明者佳 李, 李晓维, 瑜 胡 申请人:中国科学院计算技术研究所