专利名称：使用扇出/扇入矩阵的错误捕获ram支持的制作方法
使用扇出/扇入矩阵的错误捕获RAM支持
背景技术：
自动化测试设备利用它的通道来向被测设备(DUT)驱动信号或者从其接收信号。 每个被测设备通常由地址PIN、控制PIN、和数据PIN组成。在过去，自动化测试设备已使用 了专门的PIN电子通道用于数据PIN。结果，在通道和被测设备上的数据PIN之间存在一 对一的关系。换言之，用于数据线的PIN电子通道不是由多个被测设备共享。结果，由于用 于每个被测设备的数据必须被串行读取，测试(例如，晶片上的)多个设备所需的时间比较 长。尽管已经尝试利用相同的PIN电子通道来从多个被测设备读取数据，但它们要求 从这些被测设备串行地读取数据。因此，必须从第一被测设备执行第一数据读取，接着是第 二被测设备上的数据读取，接着是从第三被测设备的第三数据读取，等等。因此，以该串行 方式从多个设备执行数据读取的时间将测试时间增加了被测设备的数量的因数。例如，利 用相同的测试通道从四个被测设备读取相比于从单个被测设备读取数据需要四倍的时间。 结果，测试时间开销(TT0)通常是不可接受的。因此，通常通过将测试设备的单个PIN 10 通道专用于被测设备上的单个数据PIN来执行测试。在过去测试多个设备的另一个缺点是在从设备执行数据读取时缺乏设备之间的 电隔离。因此，例如当使用单个数据线以串行方式读取两个设备时，坏的被测设备可不必要 地造成另一被测设备看起来是损坏的或低质量的。例如，如果第一被测设备具有电短路，则 当从第二被测设备读取时缺乏电隔离可造成第二被测设备不良地运转。结果，第二被测设 备可归类为不达标。
发明内容
根据本发明的一个实施例，提供了用于从多个设备获得测试数据的设备。测试设 备可包括测试信号生成器，该测试信号生成器配置为从测试设备输出第一测试信号，用于 并行输入到至少两个被测设备。测试设备还可包括响应信号接收器，该响应信号接收器配 置为向测试设备并行输入至少两个响应信号，响应于第一测试信号由其中一个被测设备产 生每个响应信号。此外，测试设备可包括存储设备，例如配置为存储并行接收的响应信号的 存储器。串行输出电路可配置为从存储设备串行输出响应信号。根据本发明的另一个实施例，从多个设备获得测试数据的方法可通过以下来实 现从测试设备输出第一测试信号和将测试信号并行输入到至少两个被测设备；向测试设 备并行输入至少两个响应信号，响应于第一测试信号由所述两个被测设备之一产生每个响 应信号；在存储设备中存储并行接收的响应信号；和从存储设备串行输出响应信号以用于 测试分析。通过阅读这里描述的说明书和附图，将会理解本发明的另外实施例。
图1根据本发明的一个实施例示出了多个被测设备的并行测试布置的框图。
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图2示出了可用于实现图1中示出的自动化测试设备的计算设备的框图。图3根据本发明的一个实施例示出了用于并行测试多个被测设备的自动化测试 设备的框图。图4根据本发明的一个实施例示出了可与图3中示出的电路一起使用的时序图的 示例。图5根据本发明的一个实施例示出了说明并 行测试被测设备的方法的流程图。图6A和6B根据本发明的一个实施例示出了说明并行测试多个被测设备的方法的 流程图。
具体实施例方式自动化测试设备可用于以串行方式测试多个设备；然而，这种测试对于测试过程 引入了很大的时间因数。结果，大多数测试设备配备有用于被测设备上的数据PIN的专用 PIN电子通道。因此，在这些测试方案中，通道专用于单个设备的PIN。根据本发明的一个 实施例，多个被测设备现在可用并行方式来测试。图1示出了用于由自动化测试设备104 测试的多个设备1到N的耦合。图1示出了其中自动化测试设备104与设备108、112、116、和120电耦合的电路 100。这些设备代表被测设备并且实质上可以是任何数量的设备，它们可并行配置以使得自 动化测试设备可分别向设备提供输入和从其接收输出。参考图2，示出了可用于实现图1中示出的自动化测试设备的系统需求的框图 200。图2概括地示出了可如何实现各个系统元件。系统200示出为包括经由总线208电耦 合的硬件元件，包括处理器201、输入设备202、输出设备203、存储设备204、计算机可读存 储介质读取器205a、通信系统206、处理加速(例如DSP或专用处理器)207和存储器209。 计算机可读存储介质读取器205a还耦合到计算机可读存储介质205b，其组合广泛地表示 远程、本地、固定和/或可移除存储设备加上存储介质、存储器等，用于临时和/或更永久地 包含计算机可读信息，其可包括存储设备204、存储器209和/或任何其它这种可访问的系 统200资源。系统200还包括软件元件(示出为正位于工作存储器291内)，包括操作系统 292和其它代码293，例如程序、applet、数据等。系统200具有很强的灵活性和可配置性。因此，例如，单个体系结构可用于实现一 个或多个服务器，服务器可根据当前期望的协议、协议变化、扩展等等来进一步配置。然而， 对于本领域技术人员来说将明显的是，实施例可根据更具体的应用需求来很好地利用。例 如，一个或多个系统元件可实现为系统200的组件内(例如，在通信系统206内)的子元件。 还可利用定制的硬件，并且/或者特定元件可以硬件、软件(包括所谓的“便携式软件”，例 如applet)或者两者来实现。此外，尽管可使用到其它计算设备，例如网络输入/输出设备 (未示出)的连接，要理解，也可利用到其它计算设备的有线、无线、光学、调制解调器和/或 其它一个或多个连接。现在参考图3，示出了系统300。图3示出了可用于从多个被测设备以并行方式读 取并且以高速串行方式跨越PIN电子通道中继信息的系统。这允许单个通道用于向多个被 测设备的数据线驱动信息并且从其接收信息。此外，它允许同时(即并行)测试多个被测 设备，而不会增加测试时间开销。
图3示出了测试设备304，其中通道305与中间电路308耦合。电路308用于将设 备304所驱动的信号扇出(fan out)到多个被测设备，示出为设备312、316、和320。省略 号示出了可测试多个设备。再次参考框304，框324示出了可驱动和接收信号的PIN电子通 道的符号表示。示出了比较器，用于测试通道305上接收的信号的目的。另外，设备304还 示出为包括用于一旦从被测设备接收了测试数据则执行数据分析的测试逻辑框332。此外， 框328示出了可用于存储用于被测设备的测试信息的错误捕获RAM(err0r catch RAM)。例 如，可测试RAM设备，以便创建被测RAM的位图(bit map)。该信息可存储在错误捕获RAM 中，以便确定由于制造缺陷应当替换哪些行或列。框308中示出的电路可根据本发明的一个实施例用于将单个PIN电子通道305扇 出到多个被测设备。在过去，单个PIN电子通道将会专用于被测设备的数据PIN，或者要求 到多个被测设备的串行电耦合。然而，框308中示出的电路允许PIN电子通道305针对多 个设备驱动和接收信号，同时以并行方式从设备读取数据。这没有引入测试时间开销。在 过去，串行读取产生了显著的测试时间开销并且因此阻碍了这种串行测试。框308示出了 PIN电子通道305可通过利用缓冲器347将自动化测试电路304所 驱动的信号扇出到缓冲器354、355、和356，从而扇出该信号。这些缓冲器分别将信号驱动 到设备312、316、和320。当从被测设备读取数据时，可以并行方式完成读取。因此，在图3中设备312、316、 和320的数据线示出为与比较器351、352和353电耦合。比较器通过将输入电压信号与基 准电压信号比较来执行电压电平测试。比较器然后驱动锁存器346、345、和344。这些锁存 器被计时(clocked)以便在适当时间锁住输入信号。锁存器的输出然后与存储器设备，例 如串行移位器336电耦合。然后可由串行移位器336完成信号的并行读取。一旦串行移位 器336捕获了它的输入信号，就可通过利用定序器340来顺序输出数据，从而以串行方式输 出信号。缓冲器348驱动信号跨越通道305直到PIN电子电路324，电子电路324再次对输 入信号执行电压电平测试。电路308输出的串行比特流然后可由测试逻辑332来操纵以将单独的位与它对应 的被测设备相关联。信号可与期望值相比较，以便确定设备是否正确地运转。如果设备未 正确地运转，则错误可存储在错误捕获RAM电路328中。可对串行流的每个比特执行逻辑 测试，以便收集用于每个被测设备的测试数据。以该方式，不仅可利用单个PIN电子通道驱动和接收信息，还可利用其针对多个 设备驱动和接收信息。本实施例还允许测试设备执行从这多个设备的并行数据读取，而不 引入测试时间开销。因为串行数据流可传送全部的所收集数据量，然后才执行后续读取操 作并且将其载入锁存器，所以没有引入测试时间开销。图3还示出了电路308在读取操作期间在被测设备之间提供了电隔离。每个被测 设备仅仅耦合到它关联的比较器并且未与其他被测设备的数据线电耦合。因此，如果一个 被测设备故障，其它设备不受该故障影响。因此，人们可以可靠地测试其它设备，而不必担 心出故障的被测设备对那些其它设备的影响。用于将数据发送回测试设备电路304的时间分割方法依赖于这样的事实测试器 通道通常可比在那时被测设备运转得更快速。例如，通常能够以600或SOOMbs的速度在 PIN电子通道中接收数据，而通常的非易失性存储器在50Mbs以下运转。
由定序器340和串行移位器336执行的串行传送可在随后的被测设备目标之间在 后台进行。这例如在图4中示出的示例时序图中示出。在图4中示出的时序图中，利用了四个被测设备。当STBCLK和CMPLE为真时锁存 器锁住比较器的结果。此后，时序图示出了通过使用STBCLK的两个沿，按顺序排好来自相 关联的四个设备的全部四个比特，以将错误捕获RAM数据(ECRD)发送回测试设备电路304。图4中示出的ECRDS信号选择将通过高速串行移位器发送出哪个比特。当ECRDS 为3时，这将经由CMPLE使能串行移位器，以使得在下一个选通(strobe)，锁住来自比较器 的新的一组电平检测输出。然后将为每个比较周期重复该顺序。图3将STBCLK信号示出为提供了初始前沿，该初始前沿启动从电路308输出到测 试设备304的数据的计时。该初始前沿可由测试电路304生成，而随后的STBCLK的跳变对 后续比特从串行移位器的输出进行计时。信号DRV/RCV示出了用于当通道以驱动或接收模 式运转时的定时信号。如之前所述，信号ECRDS提供了值来表示应当从串行移位器输出哪 个比特。信号CMPLE提供了用于比较锁存器使能的信号。因此，信号ECRD示出了何时锁住 比较器A到D。图4中剩下的三个时序图示出了将信息传送到测试设备电路304。表示为TESTER IO的信号示出了通道305在驱动周期或者接收周期中运转的时候。它还示出了从驱动周期 到接收周期和从接收周期到驱动周期的转变。此外，它将从被测设备读取的数据的顺序传 输示出为产生以下数据序列ECRAA、ECRAB、ECRAC、ECRAD、ECRBA、ECRBB、ECRBC、ECRBD。信 号PE IO表示了具有跨越通道305的传输延迟所引入的时间延迟的先前信号。最后，信号 DATA_STB表示了数据选通信号，该数据选通信号可用于对从ΡΕ_Ι0信号的用于由逻辑测试 电路使用的数据捕获进行计时。可调节该数据选通信号以便使其落入数据流的中间部分， 以便产生信息的高速数据流的最可靠读取。现在参考图5，可根据本发明的一个实施例看到说明利用图3中示出的电路的方 法的流程图500。框504示出了从测试设备驱动诸如第一测试信号之类的输出，以用于并行 输入到多个被测设备。框508示出了可进行从被测设备的并行读取，以使得响应于测试设 备所驱动的第一测试信号来读取被测设备所产生的每个响应信号。在框512，响应信号存储 在存储设备中。并且，在框516中，所存储的响应信号从存储设备串行输出。例如，串行输 出发送到逻辑电路，以用于创建错误捕获RAM中的条目。图6A和6B示出了说明本发明另一个实施例的流程图600。在框604中，第一测试 信号从测试设备输出，以用于并行输入到至少两个被测设备。在框608中，测试设备接收并 行输入到测试设备的响应信号，例如至少两个响应信号，其中每个响应信号由其中一个被 测设备响应于先前的测试信号而产生。在框612中，用专用比较器测试每个响应信号。此 夕卜，在框616中，利用专用锁存器锁住每个响应信号。在框620中，并行接收响应信号并且 将其存储在存储设备中。例如，框624示出了响应信号可并行读入到串行移位器，在串行移 位器中存储响应信号并且串行移位器用作存储设备。在框628中，响应信号以串行方式从 存储设备输出。例如，框632示出了可通过将所存储响应信号驱动到逻辑电路来完成串行 输出，所述逻辑电路然后可将错误信息存储在错误捕获RAM中。 因此，根据本发明的各个实施例，可获得不同的利益。例如，根据本发明的一个实 施例，能够从多个被测设备进行并行读取，具有错误捕获RAM支持。这在使用扇出/扇入测试方法测试多个设备中显著地减少了测试时间开销。另外，本发明的一个实施例使得用户不仅能够跨越多个设备充分地共享地址和控 制PIN电子设备，而且能够共享用作数据I/O的测试器通道。这可增加现有测试器的并行 性。此外，因为使用有源元件完成扇出/扇入，因此当设备出故障时，它允许隔离故障 设备。因此，故障设备可关断，而其它设备的测试继续。由于晶片类型不能重新测试受故障 设备影响的设备的困难，这在晶片类型中尤其重要。另外，一个实施例允许共享测试器和示出为图3中的电路308的新电路之间的单 个线路。沿着该线路的串行通信减少了测试器和被测设备之间所需的线路总数量。能够捕获存储器设备中的单个错误例如对于其中人们有兴趣使用该数据来执行 修复或分析的应用是有价值的。这是允许使用内建于设备中的冗余行和/或列的单元修补 的非易失性存储器设备的通常测试。没有捕获设备错误图的能力，人们不能执行这种修补。尽管已将本发明的各个实施例描述为用于实现本发明的方法或装置，应当理解， 可通过耦合到计算机的代码实现本发明，例如驻留在计算机上或者可由计算机访问的代 码。例如，可利用软件和数据库来实现上述的许多方法。因此，除了由硬件实现本发明的实 施例，还要注意，这些实施例可通过使用制品来实现，所述制品包括其中包含计算机可读程 序代码的计算机可用介质，所述计算机可读程序代码使得允许本描述中所公开的功能。因 此，期望本发明的实施例还被认为也在它们的程序代码方式中由本专利所保护。此外，本 发明的实施例可体现为实际上任何种类的计算机可读存储器中存储的代码，计算机可读存 储器包括但不限于RAM、ROM、磁介质、光介质、或者磁光介质。甚至更一般地，本发明的实施 例可以软件、或者以硬件、或者其任意组合来实现，包括但不限于运行在通用处理器上的软 件、微代码、PLA、或ASIC。还预想到，本发明的实施例可实现为载波中包含的计算机信号，以及通过传输介 质传播的信号(例如电子和光学)。因此，上述的各种信息可以例如数据结构的结构来格式 化，并且通过传输介质作为电信号来发送或者存储在计算机可读介质上。还要注意，这里所述的许多结构、材料、和行为可叙述为用于执行功能的装置或者 用于执行功能的步骤。因此，应当理解，这些语言有权覆盖本说明书内公开的所有这些结 构、材料或者动作及其等同物。可想到，根据本说明书将会理解本发明的实施例的装置和方法及其伴随的优点。 尽管上面是本发明特定实施例的完整描述，不应当将上面描述理解为限制如权利要求所定 义的本发明的范围。
权利要求
一种从多个被测设备获得测试数据的方法，所述方法包括从测试设备输出第一测试信号，用于并行输入到至少两个被测设备；向所述测试设备并行输入至少两个响应信号，每个响应信号是响应于所述第一测试信号由所述至少两个被测设备之一产生的；在存储设备中存储并行接收的所述响应信号；从所述存储设备串行输出所述响应信号。
2.根据权利要求1所述的方法，其中所述的将所述至少两个响应信号并行输入到所述 测试设备包括用专用锁存器锁住每个响应信号。
3.根据权利要求1所述的方法，其中所属的将所述至少两个响应信号并行输入到所述 测试设备包括用专用比较器测试每个响应信号； 用专用锁存器锁住每个响应信号。
4.根据权利要求1所述的方法，其中所述存储并行接收的所述响应信号包括 将所述响应信号并行读取到串行移位器。
5.根据权利要求1所述的方法，其中所述的从所述存储设备串行输出所述响应信号包括将所述存储的响应信号串行输出到逻辑测试器。
6.根据权利要求1所述的方法，其中所述的从所述存储设备串行输出所述响应信号包括将所述存储的响应信号串行输出到错误捕获RAM。
7.根据权利要求1所述的方法，其中所述的从所述测试设备输出所述第一测试信号， 用于并行输入到所述至少两个被测设备包括；生成所述第一测试信号；提供具有相同电路结构的多个被测设备；将所述第一测试信号并行输入到每个被测设备的相同位置。
8.一种用于从多个被测设备获得测试数据的设备，所述设备包括测试信号生成器，配置为从测试设备输出第一测试信号以并行输入到至少两个被测设备；响应信号接收器，配置为向所述测试设备并行输入至少两个响应信号，每个响应信号 是响应于所述第一测试信号由所述至少两个被测设备之一产生的； 存储设备，配置为存储并行接收的所述响应信号； 串行输出电路，配置为从所述存储设备串行输出所述响应信号。
9.根据权利要求8所述的设备，其中用于向所述测试设备并行输入所述至少两个响应 信号的所述响应信号接收器包括多个锁存器，每个所述锁存器专用于锁住所述响应信号之一。
10.根据权利要求8所述的设备，其中配置为并行输入所述至少两个响应信号的响应 信号接收器包括多个比较器，每个所述比较器专用于测试所述响应信号之一；多个锁存器，每个所述锁存器专用于所述响应信号之一。
11.根据权利要求8所述的设备，其中所述存储设备包括串行移位器。
12.根据权利要求8所述的设备，其中所述存储设备与配置为测试所述存储的响应信 号的逻辑测试器耦合。
13.根据权利要求8所述的设备，其中所述存储设备与错误捕获RAM耦合。
14.根据权利要求8所述的设备，其中所述测试信号生成器配置为 生成所述第一测试信号；与具有相同电路结构的多个被测设备耦合；将所述第一测试信号并行输入到每个被测设备上的相同位置。
15.一种用于从多个被测设备获得测试数据的设备，所述设备包括 用于生成第一测试信号以并行输入到至少两个被测设备的装置；用于从至少两个响应信号并行接收输入的装置，每个响应信号是响应于所述第一测试 信号由所述至少两个被测设备之一产生的； 用于存储并行接收的所述响应信号的装置； 用于从所述用于存储的装置串行输出所述响应信号的装置。
16.根据权利要求15所述的设备，其中所述用于接收的装置包括 多个锁存器，每个所述锁存器专用于锁住所述响应信号之一。
17.根据权利要求15所述的设备，其中所述用于接收的装置包括 多个比较器，每个所述比较器专用于测试所述响应信号之一；多个锁存器，每个所述锁存器专用于所述响应信号之一。
18.根据权利要求15所述的设备，其中所述用于存储的装置包括串行移位器。
19.根据权利要求15所述的设备，其中所述用于存储的装置与配置为测试所述存储的 响应信号的逻辑测试器耦合。
20.根据权利要求15所述的设备，其中所述用于存储的装置与错误捕获RAM耦合。
全文摘要
根据本发明的一个实施例，提供了一种从多个被测设备获得测试数据的方法和设备。根据一个实施例，这可通过以下实现从测试设备输出测试信号，用于并行输入到至少两个被测设备；向所述测试设备并行输入至少两个响应信号，每个响应信号是由所述至少两个被测设备之一产生的；在存储设备中存储并行接收的所述响应信号；并且从所述存储设备串行输出所述响应信号。
文档编号H04B3/46GK101809883SQ200880104187
公开日2010年8月18日 申请日期2008年8月20日 优先权日2007年8月24日
发明者爱德马度·德·拉·帕恩特 申请人:惠瑞捷(新加坡)私人有限公司