专利名称：一种led显示屏信号级联系统的制作方法
技术领域：
本发明涉及LED显示屏领域，特别涉及一种LED显示屏信号级联系统。
技术背景
LED电子显示屏是80年代后期在全球迅速发展起来的新型信息显示媒体，它是利 用发光二极管构成的点阵模块或像素单元组成的显示媒体，它集微机控制技术、视频技术、 光电子技术、微电子技术、通信技术、数字图像处理技术于一体，是一种高新技术产品。它可 以显示来自计算机、录像机、摄像机及电视的活动图像、也可以显示来自计算机和存储器中 的静态图像。它以可靠性高，使用寿命长，环境适应能力强、性能价格比高、使用成本低等特 点，在短短的十几年中迅速成长为平板显示的主流产品，已在各行各业得到大面积普及和 应用。LED电子显示系统主要由计算机、系统播放管理软件、LED显示屏体、控制卡(发送卡 和接收卡)、配电箱、网络等组成。
目前，大多数LED显示屏是基于千兆以太网技术的，即LED显示屏是通过千兆以太 网进行信号传输。发送卡将采集来的视频数据和控制信息通过千兆以太网传输给屏体的接 收卡；屏体接收卡(置于箱体内)与屏体接收卡之间，即显示箱体与显示箱体之间也是通过 千兆以太网进行信号级联，屏体的反馈信息也通过其回传，传输用的线缆是超5类以上的 网线，其具体结构如图1所示。经长期市场验证，基于千兆以太网的的LED显示屏级联系统 存在着不少缺陷。
首先，由于基于千兆以太网传输的系统，其信号传输带宽为1000Mbps，除去数据 校验位，实际传送的有效数据位800Mbps，用其来无失真传输灰度级为IOM级，帧频率 为60Hz的全彩色视频图像，传输视频分辨率最高只能为10M*384。如果想实现分辨率 为1920*1080，帧频率为60Hz，灰度级为256级的全彩LED显示屏的话，数据传输量达到 3900Mbps，这就需要5组网线，3套发送卡(每套发送卡有两个网络输出口)。这样布线难 度将会很大，使得施工困难，同时由于多套发送卡传输控制时钟的不同步，容易造成显示时 图像闪烁、抖动。
其次，利用千兆以太网进行信号传输，从一个箱体级联到下一个箱体的传输延时 达到40-70ms。随着级联级数的增加，传输延时也随着累积。当延时累积到一定程度，人眼 就会觉察到画面显示的不同步，大大影响了显示的效果。
第三，在现有LED显示屏系统中，由于视频数据的速率比千兆以太网的传输速率 高，所要视频数据经过解码之后，先进行帧缓存，然后组织成一定数据格式，再经过以太网 传送出去，最后到达屏体接收卡，期间经过多次数据转换、数据重组，这期间或多或少会造 成信号损失或干扰，给图像显示质量带来不确定因素。发明内容
本发明的目的在于克服现有技术的不足，提供一种信号传输带宽高、信号传输延 时低且图像显示效果好的LED显示屏信号级联系统。
本发明的技术方案为一种LED显示屏信号级联系统，包括控制单元和多级LED显 示箱体，控制单元与多级LED显示箱体之间设有屏体控制器，屏体控制器与第一级LED显示 箱体之间通过DVI (数字视频接口)线信号连接，相邻两级的LED显示箱体之间通过DVI线 信号连接；各个LED显示箱体内分别设有用于接收屏体控制器发出的信号的接收卡，屏体 控制器还连接有DVI视频源。
所述屏体控制器内部包括FPGA、DVI接收器、DVI发送器、数据缓存模块和控制信 息模块，DVI接收器、FPGA和DVI发送器依次连接，DVI接收器通过DVI入口模块与DVI视 频源连接，DVI发送器通过DVI出口模块与第一级LED显示箱体连接进行视频数据传输，DVI 出口模块还与FPGA连接进行控制信息和屏体反馈信息的传输；FPGA连接有暂存数据用的 数据缓存模块；FPGA连接有控制信息模块，控制信息模块通过USB接口与控制单元连接。
为了保证数据的稳定和连续性，所述数据缓存模块包括两个并联设置的SDRAM存 储器，各SDRAM存储器分别与FPGA连接，各SDRAM存储器的型号为MT48LC4M32B2P-7IT。
所述控制信息模块为USB转UART芯片，采用Si 1 icon Labs公司的USB转UART芯 片，可实现控制单元与屏体控制器之间控制信息的互传，数据速率达到12Mbps。
所述屏体控制器内，DVI接收器采用Silicon Image公司的型号为SH1161CTU的 接收器，DVI发送器采用Silicon Image公司的型号为SiI 164CTG64的发送器，DVI接收器和 DVI 发送器的数据带宽可达 4. 95Gbps ;FPGA 的型号为 Cyclone III FPGA-EP3C16F484C8N， 屏体控制器与LED显示箱体内的接收卡之间的通信则采用LVDS串行通信技术，它是直接通 过FPGA实现LVDS通信接口。目前4116仪、乂丨1丨1 、1^ 化6等公司的FPGA器件的输入输 出都支持LVDS这种信号标准，本发明采用Altera的Cyclone IIIFPGA-EP3C16F484C8N，满 足该方案所需的逻辑资源要求。
屏体控制器主要用于实现视频数据采集、视频处理、数据发送和控制信息收发等。 本系统中，视频处理的相关技术可包括Gamma校正、色温处理、色彩真实再现、对比度处理、 白平衡控制或亮度调节等。其原理是来自控制单元的控制信息以LVDS数据格式传输，来 自DVI视频源的视频数据则采用DVI单链路模式传输；但实际上，本发明中可采用双链路 DVI线缆和连接器，也就是传输视频数据只用了 DVI线缆中的一部分差分对，控制信息则利 用其剩余的差分对来传输，这样，视频数据和控制信息的传输共用一个DVI接口，减少了连 接器和线缆的数量，同时，视频数据、控制信息都采用了低电压振幅差分信号传送，比起普 通信号来，它们抗共模噪声干扰能力更强，电磁辐射更小，不会产生振铃和信号切换带来的 尖峰信号，具有良好的EMI特性，还具有数据反转快、功耗低等优点。
所述接收卡内部包括TMDS扇出开关、DVI接收器、FPGA、SDRAM存储器和连接器， TMDS扇出开关、DVI接收器和FPGA依次连接，TMDS扇出开关通过DVI入口模块与屏体控制 器或上一级的LED显示箱体连接，TMDS扇出开关通过DVI出口模块与下一级的LED显示箱 体连接；FPGA连接有暂存数据用的SDRAM存储器；FPGA连接有用于传输LED驱动数据的连 接器；FPGA还分别与DVI入口模块和DVI出口模块连接。
所述接收卡内，DVI接收器采用Silicon Image公司的型号为SH1161CTU的接收 器，DVI发送器采用Silicon Image公司的型号为SiI164CTG64的发送器；FPGA采用Altera 公司的型号为Cyclone III FPGA-EP3C16F484C8N的FPGA ；TMDS扇出开关为带有电缆驱动 器的2进4出转换扇出开关，TMDS扇出开关采用MAXIM公司的型号为MAX3845的转换扇出4开关，MAX3845用于速率高达1. 65Gbps的DVI或者HDMI信号的多路监视器分配，其输入输 出都是标准的TMDS信号，符合所有DVI和HDMI标准，同时，采用这种扇出开关，从输入到输 出的延时只有几十皮秒(60ps)，比起采用以太网的传输延时，这几乎可以忽略；SDRAM存储 器的型号为 MT48LC4M32B2P-7IT。
接收卡主要用于实现视频数据接收、视频数据分发、控制器信息接收与反馈和屏 体显示的扫描驱动等。其原理是接收卡接收从屏体控制器或者上一级接收卡传送过来的 视频数据，接收卡的TMDS扇出开关把DVI视频数据分配为两路，一路是输出给下一级的LED 显示箱体，另一路作为本级的视频源，通过DVI接收器解码后由FPGA对视频数据进行相应 的处理，从而截取本级所需的视频数据；最后，FPGA将所截取的视频数据按一定数据格式 去扫描驱动LED显示屏，完成LED显示屏的刷新显示。
本发明相对于现有技术，具有以下有益效果
本系统采用DVI作为LED显示箱体之间信号级联的传输媒质，其信号带宽达到 4. 95(ibpS，有效解决了传统LED屏传输带宽不足的瓶颈；同时，实现同样大分辨LED显示屏 时，本系统有着更少的工程布线难题，可有效解决现有技术中布线困难的问题。
本系统的LED箱体内接收卡设置TMDS扇出开关，可使信号的传输延时降低到几乎 可以忽略；从视频采集到显示，这中间减少了一级信号格式的转换，即视频到网络数据的转 换，这保证了信号传输的稳定性，减少了因信号转换而带来不必要的外来干扰，进而改善了 显示画面的质量。不仅解决了从一个LED显示箱体级联到下一个LED显示箱体的传输延时， 也保证了多级LED显示屏的显示质量。
图1为现有LED显示屏信号级联系统的原理示意图。
图2为本LED显示屏信号级联系统的原理示意图。
图3为本LED显示屏信号级联系统中屏体控制器的原理示意图。
图4为本LED显示屏信号级联系统中接收卡的原理示意图。
具体实施方式
下面结合实施例及附图，对本发明作进一步的详细说明，但本发明的实施方式不 限于此。
实施例
本实施例一种LED显示屏信号级联系统，如图2所示，包括控制单元和多级LED显 示箱体，控制单元与多级LED显示箱体之间设有屏体控制器，屏体控制器与第一级LED显示 箱体之间通过DVI (数字视频接口)线信号连接，相邻两级的LED显示箱体之间通过DVI线 信号连接；各个LED显示箱体内分别设有用于接收屏体控制器发出的信号的接收卡，屏体 控制器还连接有DVI视频源。
如图3所示，屏体控制器内部包括FPGA、DVI接收器、DVI发送器、数据缓存模块和 控制信息模块模块，DVI接收器、FPGA和DVI发送器依次连接，DVI接收器通过DVI入口模 块与DVI视频源连接，DVI发送器通过DVI出口模块与第一级LED显示箱体连接进行视频 数据传输，DVI出口模块还与FPGA连接进行控制信息和屏体反馈信息的传输；FPGA连接有暂存数据用的数据缓存模块；FPGA连接有控制信息模块，控制信息模块通过USB接口与控 制单元连接。
为了保证数据的稳定和连续性，数据缓存模块包括两个并联设置的SDRAM存储 器，各SDRAM存储器分别与FPGA连接，各SDRAM存储器的型号为MT48LC4M32B2P-7IT。
控制信息模块为USB转UART芯片，采用Silicon Labs公司的USB转UART芯片， 可实现控制单元与屏体控制器之间控制信息的互传，数据速率达到12Mbps。
屏体控制器内，DVI接收器采用Silicon Image公司的型号为SiI1161CTU的接 收器，DVI发送器采用Silicon Image公司的型号为SH164CTG64的发送器，DVI接收器和 DVI 发送器的数据带宽可达 4. 95Gbps ；FPGA 的型号为 Cyclone III FPGA-EP3C16F484C8N， 屏体控制器与LED显示箱体内的接收卡之间的通信则采用LVDS串行通信技术，它是直接通 过FPGA实现LVDS通信接口。目前4116仪、乂丨1丨1 、1^ 化6等公司的FPGA器件的输入输 出都支持LVDS这种信号标准，本发明采用Altera的Cyclone IIIFPGA-EP3C16F484C8N，满 足该方案所需的逻辑资源要求。
屏体控制器主要用于实现视频数据采集、视频处理、数据发送和控制信息收发等。 本系统中，视频处理的相关技术可包括Gamma校正、色温处理、色彩真实再现、对比度处理、 白平衡控制或亮度调节等。其原理是来自控制单元的控制信息以LVDS数据格式传输，来 自DVI视频源的视频数据则采用DVI单链路模式传输；但实际上，本实施例中可采用双链路 DVI线缆和连接器，也就是传输视频数据只用了 DVI线缆中的一部分差分对，控制信息则利 用其剩余的差分对来传输，这样，视频数据和控制信息的传输共用一个DVI接口，减少了连 接器和线缆的数量，同时，视频数据、控制信息都采用了低电压振幅差分信号传送，比起普 通信号来，它们抗共模噪声干扰能力更强，电磁辐射更小，不会产生振铃和信号切换带来的 尖峰信号，具有良好的EMI特性，还具有数据反转快、功耗低等优点。
如图4所示，接收卡内部包括TMDS扇出开关、DVI接收器、FPGA、SDRAM存储器和连 接器，TMDS扇出开关、DVI接收器和FPGA依次连接，TMDS扇出开关通过DVI入口模块与屏 体控制器或上一级的LED显示箱体连接，TMDS扇出开关通过DVI出口模块与下一级的LED 显示箱体连接；FPGA连接有暂存数据用的SDRAM存储器；FPGA连接有用于传输LED驱动数 据的连接器；FPGA还分别与DVI入口模块和DVI出口模块连接。
接收卡内，DVI接收器采用Silicon Image公司的型号为SiI1161CTU的接收器， DVI发送器采用Silicon Image公司的型号为SiI164CTG64的发送器；FPGA采用Altera公 司的型号为Cyclone III FPGA EP3C16F484C8N的FPGA ;TMDS扇出开关为带有电缆驱动器 的2进4出转换扇出开关，TMDS扇出开关采用MAXIM公司的型号为MAX3845的转换扇出开 关，MAX3845用于速率高达1. 65Gbps的DVI或者HDMI信号的多路监视器分配，其输入输出 都是标准的TMDS信号，符合所有DVI和HDMI标准，同时，采用这种扇出开关，从输入到输出 的延时只有几十皮秒(60ps)，比起采用以太网的传输延时，这几乎可以忽略；SDRAM存储器 的型号为 MT48LC4M32B2P-7IT。
接收卡主要用于实现视频数据接收、视频数据分发、控制器信息接收与反馈和屏 体显示的扫描驱动等。其原理是接收卡接收从屏体控制器或者上一级接收卡传送过来的 视频数据，接收卡的TMDS扇出开关把DVI视频数据分配为两路，一路是输出给下一级的LED 显示箱体，另一路作为本级的视频源，通过DVI接收器解码后由FPGA对视频数据进行相应的处理，从而截取本级所需的视频数据；最后，FPGA将所截取的视频数据按一定数据格式 去扫描驱动LED显示屏，完成LED显示屏的刷新显示。
如上所述，便可较好地实现本发明，上述实施例仅为本发明的较佳实施例，并非用 来限定本发明的实施范围；即凡依本发明内容所作的均等变化与修饰，都为本发明权利要 求所要求保护的范围所涵盖。
权利要求
1.一种LED显示屏信号级联系统，包括控制单元和多级LED显示箱体，其特征在于，控 制单元与多级LED显示箱体之间设有屏体控制器，屏体控制器与第一级LED显示箱体之间 通过DVI线信号连接，相邻两级的LED显示箱体之间通过DVI线信号连接；各个LED显示 箱体内分别设有用于接收屏体控制器发出的信号的接收卡，屏体控制器还连接有DVI视频 源。
2.根据权利要求1所述一种LED显示屏信号级联系统，其特征在于，所述屏体控制器 内部包括FPGA、DVI接收器、DVI发送器、数据缓存模块和控制信息模块，DVI接收器、FPGA 和DVI发送器依次连接，DVI接收器通过DVI入口模块与DVI视频源连接，DVI发送器通过 DVI出口模块与第一级LED显示箱体连接，DVI出口模块还与FPGA连接；FPGA连接有暂存 数据用的数据缓存模块；FPGA连接有控制信息模块，控制信息模块通过USB接口与控制单 元连接。
3.根据权利要求2所述一种LED显示屏信号级联系统，其特征在于，所述数据缓存模块 包括两个并联设置的SDRAM存储器，各SDRAM存储器分别与FPGA连接，各SDRAM存储器的 型号为 MT48LC4M32B2P-7IT。
4.根据权利要求2所述一种LED显示屏信号级联系统，其特征在于，所述控制信息模块 为USB转UART芯片。
5.根据权利要求2所述一种LED显示屏信号级联系统，其特征在于，所述屏体控制器 内，DVI接收器的型号为SiI1161CTU，DVI发送器的型号为SiI164CTG64，FPGA的型号为 Cyclone III FPGA-EP3C16F484C8N。
6.根据权利要求1所述一种LED显示屏信号级联系统，其特征在于，所述接收卡内部 包括TMDS扇出开关、DVI接收器、FPGA、SDRAM存储器和连接器，TMDS扇出开关、DVI接收器 和FPGA依次连接，TMDS扇出开关通过DVI入口模块与屏体控制器或上一级的LED显示箱 体连接，TMDS扇出开关通过DVI出口模块与下一级的LED显示箱体连接；FPGA连接有暂存 数据用的SDRAM存储器；FPGA连接有用于传输驱动LED显示屏数据的连接器；FPGA还分别 与DVI入口模块和DVI出口模块连接。
7.根据权利要求6所述一种LED显示屏信号级联系统，其特征在于，所述接收卡内，DVI 接收器的型号为SiI1161CTU，DVI发送器的型号为SiI164CTG64，FPGA的型号为Cyclone III FPGA EP3C16F484C8N，TMDS扇出开关为带有电缆驱动器的2进4出转换扇出开关，TMDS 扇出开关的型号为MAX3845，SDRAM存储器的型号为MT48LC4M32B2P-7IT。
全文摘要
本发明公开一种LED显示屏信号级联系统，包括控制单元和多级LED显示箱体，控制单元与多级LED显示箱体之间设有屏体控制器，屏体控制器与第一级LED显示箱体之间通过DVI线信号连接，相邻两级的LED显示箱体之间通过DVI线信号连接；各个LED显示箱体内分别设有用于接收屏体控制器发出的信号的接收卡，屏体控制器还连接有DVI视频源。本系统有效解决了传统LED屏传输带宽不足的瓶颈，也解决现有技术中布线困难的问题；本系统还可使信号的传输延时降低到几乎可以忽略，不仅解决了从一个LED显示箱体级联到下一个LED显示箱体的传输延时，也保证了多级LED显示屏的显示质量。
文档编号H04N5/268GK102034432SQ201010589310
公开日2011年4月27日 申请日期2010年12月15日 优先权日2010年12月15日
发明者薛光坛 申请人:广东威创视讯科技股份有限公司