专利名称：一种低频信号传输电路的制作方法
技术领域：
本实用新型属于信号传输领域，尤其涉及一种低频信号传输电路。
背景技术：
信号传输技术广泛应用于音视频监控、音视频传输、电脑主机延伸器等电子产品 中。这些产品有一个共同特点，即以传输高频信号(如视频信号)为主，同时，也传输低频 信号(例如，音频、电脑鼠标信号、键盘击键信号、控制监控摄像头旋转的信号等)。应用于信号传输驱动级的集成电路(驱动IC)，可分为两种一种同时具有高频信 号输入端口和低频信号输入端口，另一种仅具有高频信号输入端口。对于仅具有高频信号 输入端口的驱动IC，现有技术在传输高频信号时，无法同时传输低频信号。
实用新型内容本实用新型的目的在于提供一种低频信号传输电路，旨在解决当采用仅具有高频 输入端口的IC时，利用现有技术在传输高频信号时，无法同时传输低频信号的问题。本实用新型是这样实现的，一种低频信号传输电路，所述低频信号传输电路包括 信号发送端、传输信道、信号接收端，所述信号发送端包括低频信号嵌入模块，与所述低频信号嵌入模块的输出端相 连的发送芯片，与所述发送芯片的输出端相连的发送模块，所述低频信号嵌入模块将低频信号嵌入到高频信号中，所述发送芯片对数据进行 并串转换，所述发送模块通过传输信道发送出去；所述信号接收端包括接收模块，与所述接收模块输出端相连的接收芯片，与接收 芯片输出端相连的低频信号提取模块，所述接收模块通过传输信道接收到发送端发出的高频信号，所述接收芯片对高频 信号进行串并转换，所述低频信号提取模块从所述高频信号中提取低频信号。进一步地，所述低频信号嵌入模块包括串进并出移位寄存器，与所述串进并出移 位寄存器的输出端相连的第一 FIFO存储器，以及与所述第一 FIFO存储器的输出端相连的 数据切换与读FIFO控制电路。进一步地，所述串进并出移位寄存器、第一 FIFO存储器、数据切换与读FIFO控制 电路通过同一可编程器件实现。进一步地，所述可编程器件为FPGA或者CPLD或者DSP。进一步地，所述低频信号提取模块包括写FIFO控制电路、与所述FIFO控制电路 的输出端相连的第二 FIFO存储器，分别与所述第二 FIFO存储器输出端相连的读FIFO控制 电路、并进串出移位寄存器。进一步地，所述写FIFO控制电路、第二 FIFO存储器、读FIFO控制电路、并进串出 移位寄存器通过同一可编程器件实现。进一步地，所述可编程器件为FPGA或者CPLD或者DSP。[0016]进一步地，所述传输信道为同轴电缆或者网线或者光纤。在本实用新型中，通过将低频信号嵌入到高频信号中，从而实现高频信号、低频信 号同时传输，从而解决当采用仅具有高频输入端口的IC时，利用现有技术在传输高频信号 时，无法同时传输低频信号的问题。
图1是本实用新型提供的低频信号传输电路的结构示意图；图2是本实用新型提供的一次TX_EN有效期间，发送1024个数据的工作时序图；图3是本实用新型提供的一次RXD_EN有效期间，接收1024个数据的工作时序图；图4是本实用新型提供的嵌入低频信号时的工作时序图；图5是本实用新型提供的低频信号嵌入模块的结构示意图；图6是本实用新型提供的低频信号提取模块的结构示意图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，
以下结合附图及实施 例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释 本实用新型，并不用于限定本实用新型。图1示出了本实用新型提供的低频信号传输电路的结构，该低频信号传输电路包 括信号发送端、传输信道、信号接收端。该信号发送端包括低频信号嵌入模块11、发送芯 片12、发送模块13 ；该信号接收端包括接收模块14、接收芯片15、以及低频信号提取模块 16。在本实用新型中，发送芯片12为仅具有高频信号输入端口的IC。该发送芯片12为“并进串出”结构，至少包含并行数据输入引脚TXD [7 0] (Sbit) 或TXD[15:0] (16bit)、发送时钟信号TX_CLK、发送使能信号TX_EN以及串行数据输出引脚 DOUT0该接收芯片14为“串进并出，，结构，至少包含串行数据输入引脚DIN、恢复的并行 数据输出引脚RXD[7:0] (Sbit)或RXD[15:0] (16bit)、恢复数据有效信号RXD_EN以及恢复 时钟信号RX_CLK，如果接收无错误，当RXD_EN为高电平时RXD为有效数据。在发送端发送高频信号时，设发送端在一次TX_EN有效期间，发送1024个数据，其 工作时序图如图2所示。发送的数据量由TX_EN逻辑高电平包含TX_CLK时钟数决定，如 TX_EN高电平有1024个TX_CLK时钟，则发送1024个数据，发送数据量有一个范围，在最小 发送量和最大发送量之间。接收无误时，接收端在一次RXD_EN有效期间，能够接收1024个 数据，其工作时序图如图3所示。为了能发送、接收低频信号，本实用新型主要是利用低频信号嵌入模块11将低频 信号嵌入到高频信号，即在有效发送的前部，预留小数量字节数(用N表示)来发送低频信 号，相应地，在接收端利用低频信号提取模块16解析出低频信号，其工作时序如图4所示。低频信号嵌入模块11将低频信号嵌入到高频信号中，发送芯片12将嵌入有低频 信号的高频信号发送给发送模块，发送模块13通过传输信道将该高频信号传输给接收模 块14，接收模块14将该高频信号传给接收芯片15。低频信号提取模块16从该高频信号中 解析出低频信号。[0031]在本实用新型中，传输信道可以是同轴电缆、网线、光纤等，发送模块13、接收模块 14则为与该传输信道相匹配的部件。而发送芯片12则主要是进行并串转换。而接收芯片 15则主要是负责串并转换。当TX_EN为高电平时DOUT发送数据，当TX_EN为低电平时DOUT发送特殊码，接收 芯片15就是利用特殊码来恢复数据时钟和同步数据的。正常工作时，信号发送端的发送时 钟TX_CLK和信号接收端的恢复时钟RX_CLK频率相同。图5示出了本实用新型提供的低频信号嵌入模块的结构，由于低频信号和高频信 号是两个频率相差悬殊的信号，将低频信号嵌入在高频信号有效发送的前端，必须将低频 信号用高频率时钟TX_CLK同步。低频信号嵌入模块11包括串进并出移位寄存器111、第一 FIFO存储器112、数据 切换与读FIFO控制电路113。以1位的低频信号SDIN为列，SDIN是低频率时钟Lclk同步的信号，经串进并出移 位寄存器111后，输出8位(以Sbit为例)的并行信号LD[7:0]和并行有效信号WrEn，每移 位8个时钟，产生一个时钟周期脉宽的WrEn信号，WrEn作为第一 FIFO的写使能信号，将低 频的并行数据LD[7:0]写入第一FIFO存储器，每当FIFO几乎写满时，“几乎满信号”AFull_l 变为高电平，第一 FIFO存储器112的写入时钟是低频率时钟Lclk。数据切换与读FIFO控制电路113控制FIFO的读出过程，通过输入的TX_EN信号判 断发送过程是否开始，通过输入的AFull_l信号判断出FIFO是否几乎写满，基于这些判断， 发出读FIFO信号RdEn，从FIFO中读出全部的(FIFO深度的)数据FD [7 0]，并从HD [7 0] 输出给后续的发送模块(发送模块是现有技术，由采用的传输信道所决定)。FIFO的读出 时钟是高频率时钟TX_CLK(即发送模块的发送时钟)。FIFO中数据被读出后，AFul 1_1变 成低电平，直到下一次几乎写满时再次变成高电平，再次触发数据切换与读FIFO控制电路 发出读FIFO信号，如此重复。数据切换与读FIFO控制电路113还有一个数据切换功能，每当AFull_l为高电 平，说明FIFO中数据有效，读出并从HD[7:0]输出，在HD数据的第1位填充高电平(称为 标识位)，第2位至第N位(N是预留用来发送低频数据的字节数)才是FD [7:0]，可见，当 标识位为高电平，说明接下来的N-I位为低频数据，反之，当标识位为低电平，说明接下来 的N-I位不是低频数据。可见，通过第一 FIFO存储器112的“慢写快读”，实现了低频信号被高频率时钟的 同步。图6示出了本实用新型提供的低频信号提取模块的结构，在信号接收端，接收到 的低频信号是被高频率时钟RX_CLK同步的，必须把低频信号还原为低频率时钟同步信号。该低频信号提取模块16包括写FIFO控制电路161、第二 FIFO存储器162、读FIFO 控制电路163、并进串出移位寄存器164。接收模块(接收模块是现有技术)输出的接收数据RXD [7:0]、数据有效信号RXD_ EN、接收时钟RX_CLK (频率等于发送端的TX_CLK，属于高频率时钟)，输入至写FIFO控制电 路 161。当RXD[7:0]的第1位(标识位)为高电平，则输出N-1个写FIFO脉冲WrEn，提 取出(被高频同步了的)低频数据，并写入第二 FIFO存储器162。当FIFO几乎满时输出AFul 1_2信号给读FIFO控制电路。读FIFO控制电路163从收到第1个AFull_2脉冲开始(不检测以后的AFull_2 脉冲)，每8个低频时钟Lclk周期，发出1个读脉冲信号RdEn给FIFO，读出FIFO数据给并 进串出移位寄存器164，最终还原出低频数据SDIN。可见，通过第二 FIFO存储器162的“快写慢读”，实现了高频信号被低频率时钟的 同步。综上所述，在本实用新型中，通过将低频信号嵌入到高频信号中，从而实现高频信 号、低频信号同时传输，从而解决当采用仅具有高频输入端口的IC时，利用现有技术在传 输高频信号时，无法同时传输低频信号的问题。以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本 实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型 的保护范围之内。
权利要求一种低频信号传输电路，其特征在于，所述低频信号传输电路包括信号发送端、传输信道、信号接收端，所述信号发送端包括低频信号嵌入模块，与所述低频信号嵌入模块的输出端相连的发送芯片，与所述发送芯片的输出端相连的发送模块，所述低频信号嵌入模块将低频信号嵌入到高频信号中，所述发送芯片对数据进行并串转换，所述发送模块通过传输信道发送出去；所述信号接收端包括接收模块，与所述接收模块输出端相连的接收芯片，与接收芯片输出端相连的低频信号提取模块，所述接收模块通过传输信道接收到发送端发出的高频信号，所述接收芯片对高频信号进行串并转换，所述低频信号提取模块从所述高频信号中提取低频信号。
2.根据权利要求1所述的低频信号传输电路，其特征在于，所述低频信号嵌入模块包 括串进并出移位寄存器，与所述串进并出移位寄存器的输出端相连的第一 FIFO存储器， 以及与所述第一 FIFO存储器的输出端相连的数据切换与读FIFO控制电路。
3.根据权利要求2所述的低频信号传输电路，其特征在于，所述串进并出移位寄存器、 第一 FIFO存储器、数据切换与读FIFO控制电路通过同一可编程器件实现。
4.根据权利要求3所述的低频信号传输电路，其特征在于，所述可编程器件为FPGA或 者CPLD或者DSP。
5.根据权利要求1所述的低频信号传输电路，其特征在于，所述低频信号提取模块包 括写FIFO控制电路、与所述FIFO控制电路的输出端相连的第二 FIFO存储器，分别与所述 第二 FIFO存储器输出端相连的读FIFO控制电路、并进串出移位寄存器。
6.根据权利要求5所述的低频信号传输电路，其特征在于，所述写FIFO控制电路、第二 FIFO存储器、读FIFO控制电路、并进串出移位寄存器通过同一可编程器件实现。
7.根据权利要求6所述的低频信号传输电路，其特征在于，所述可编程器件为FPGA或 者CPLD或者DSP。
8.根据权利要求1所述的低频信号传输电路，其特征在于，所述传输信道为同轴电缆 或者网线或者光纤。
专利摘要本实用新型适用于信号传输领域，提供了一种低频信号传输电路，所述低频信号传输电路包括信号发送端、传输信道、信号接收端，所述信号发送端包括低频信号嵌入模块，与所述低频信号嵌入模块的输出端相连的发送芯片，与所述发送芯片的输出端相连的发送模块；所述信号接收端包括接收模块，与所述接收模块输出端相连的接收芯片，与接收芯片输出端相连的低频信号提取模块。在本实用新型中，通过将低频信号嵌入到高频信号中，从而实现高频信号、低频信号同时传输，从而解决当采用仅具有高频输入端口的IC时，利用现有技术在传输高频信号时，无法同时传输低频信号的问题。
文档编号H04N7/08GK201657186SQ20102015084
公开日2010年11月24日 申请日期2010年3月31日 优先权日2010年3月31日
发明者梁宁 申请人:康佳集团股份有限公司