Ad转换电路和摄像装置的制作方法

专利名称：Ad转换电路和摄像装置的制作方法
技术领域：
本发明涉及AD转换电路和具有该AD转换电路的摄像装置。本申请根据2011年3月8日申请的日本专利申请第2011-050812号主张优先权，并在此引用其内容。
背景技术：
下面，引用专利、专利申请、专利公报、科学文献等进行明确，但是，为了更加充分说明本发明的现有技术，在此引用这些内容。图21是示出现有的AD转换电路的一部分结构的框图。图21摘录了被称为TDC(=Time to Digital Converter :时间数字转换器)型AD转换电路的用于计测时间的现有的AD转换电路的一部分。图21所示的电路由将多个延迟元件(NAND0、INV1 INV8)连接成环状而构成的圆环延迟电路201、保持圆环延迟电路201的输出的锁存电路202、使在锁存电路202中保持的值成为ニ进制的ニ进制电路(全编码器电路)203、将圆环延迟电路201的I个输出作为计数时钟进行计数的计数器电路204、保持ニ进制电路203和计数器电路204的输出的存储器电路205构成。接着，对AD转换动作进行说明。图22是示出现有动作的时序图。图22示出图21所示的电路的动作定时。开始脉冲StartP的逻辑状态从L状态成为H状态，由此，构成圆环延迟电路201的延迟元件的逻辑状态依次变化。由此，脉冲绕着圆环延迟电路201进行环绕。在经过规定时间后，锁存电路202对圆环延迟电路201的输出进行保持(锁存)。如图22所示，圆环延迟电路201的输出对应于9个状态(状态O 状态8)中的任意一方。通过ニ进制电路203对在锁存电路202中保持(锁存)的圆环延迟电路201的输出进行全编码(统ー编码)，生成ニ进制数据(下位计数值)。计数器电路204将延迟元件INV8的输出作为计数时钟进行计数，生成计数值(上位计数值)。下位计数值和上位计数值保持在存储器电路205中，作为数字数据输出到后级电路。作为上述AD转换电路的应用装置，举出摄像装置。日本特开2011-23887号公报公开了如下例子在按照像素列对应设置的纵列部内配置AD转换电路，对从像素输出的信号进行AD转换。图23是示出现有的摄像装置的结构的框图。图23示出日本特开2011-23887号公报所记载的现有例的(C)MOS摄像装置的概略结构。摄像装置1001由摄像部1002、垂直选择部1012、读出电流源部1005、模拟部1006、时钟生成部1018、斜波部1019、纵列处理部1015、水平选择部1014、输出部1017和控制部1020构成。该摄像装置1001在纵列处理部1015内的列AD转换部1016中具有图21所示的电路的一部分，通过列AD转换部1016进行AD转换。控制部1020对垂直选择部1012、读出电流源部1005、模拟部1006、时钟生成部1018、斜波部1019、纵列处理部1015、水平选择部1014和输出部1017等各部进行控制。摄像部1002构成为使具有光电转换元件的単位像素1003配置成矩阵状，生成与所入射的电磁波的大小对应的像素信号，输出到按照每列设置的垂直信号线1013。垂直选择部1012在驱动摄像部1002的各单位像素1003时，经由行控制线1011进行摄像部1002的行地址或行扫描的控制。水平选择部1014进行纵列处理部1015的列AD转换部1016的列地址或列扫描的控制。读出电流源部1005是用于读出来自摄像部1002的像素信号作为电压信号的电流源。模拟部1006根据需要实施放大等。纵列处理部1015具有按照摄像部1002的每列设置的列AD转换部1016。列AD转换部1016将从摄像部1002的各单位像素1003按照每列输出的像素信号即模拟信号转换成数字数据并输出。时钟生成部10 18例如由圆环延迟电路(对应于图21的圆环延迟电路201)构成，输出计数时钟。斜波部1019例如由积分电路或DAC电路构成，生成随着时间经过而呈倾斜状变化的參照信号。水平选择部1014由移位寄存器和解码器等构成，进行纵列处理部1015中的各列AD转换部1016的列地址或列扫描的控制。由此，AD转换后的数字数据依次经由水平信号线输出到输出部1017。接着，对列AD转换部1016的结构进行说明。列AD转换部1016全部同样构成，各个列AD转换部1016构成为具有比较部1110和计数器1101(对应于图21的计数器电路204)。比较部1110由比较电路构成，对从摄像部1002的单位像素1003输出的像素信号和參照信号进行比较，例如在參照信号大于像素信号时，输出High(高)电平，例如在參照信号小于像素信号时，输出Low(低)电平。计数器1101由ニ进制计数器电路构成，对从比较部1110开始比较到结束比较的比较时间进行计測。由此，得到与像素信号的大小对应的比较时间的计测值，作为计数器1101的计数值。接着，对AD转换动作进行说明。省略単位像素1003的具体动作的说明，但是，从単位像素1003输出复位电平和信号电平作为像素信号。首先，在来自单位像素1003的复位电平的读出稳定后，比较部1110对參照信号和像素信号进行比较。计数器1101在递增计数模式下实施计数，比较结束时刻的计数值成为复位电平的数字数据。然后，计数器1101的计数值反转。接着，在来自单位像素1003的信号电平的读出稳定后，比较部1110对參照信号和像素信号进行比较。计数器1101在递增计数模式下实施计数，比较结束时刻的计数器1101的计数值成为信号成分(从信号电平中减去复位电平后的信号)的数字数据。在图23所示的摄像装置中，通过与图21所示的计数器电路204相当的计数器1101实施计数，得到构成数字数据的上位比特的上位计数值，但是，由于没有与图21所示的锁存电路202和ニ进制电路203相当的结构，所以无法得到构成数字数据的下位比特的下位计数值。因此，在图23所示的摄像装置中，无法得到高精度的数字数据。通过在与图23的列AD转换部1016对应的部分配置用于得到上位计数值和下位计数值双方的电路，能够得到高精度的数字数据。作为这种电路配置的ー个形式，考虑将用于得到上位计数值的上位计数器和用于得到下位计数值的下位计数器配置在与列AD转换部1016对应的部分。该情况下，上位计数器将多个延迟元件的I个输出信号作为计数时钟进行计数，下位计数器将与多个延迟元件的输出信号的状态对应的信号作为计数时钟进行计数。在下位计数器计数的下位计数值的MSB (Most Significant Bit :最高有效位)产生进位或退位的情况下，由于相应地调整上位计数值，所以上位计数器将下位计数器的MSB的输出信号作为计数时钟进行计数。因此，需要在多个延迟元件的I个输出信号与下位计数器的MSB的输出信号之间，对输入到上位计数器的计数时钟进行切換。这里，以上位计数器通过计数时钟的下降来进行计数(在计数时钟从High状态(以下称为H状态)变化为Low状态(以下称为L状态)时进行计数)的情况为例进行说明。 AD转换动作是非同步动作，參照信号和像素信号的比较结束的时刻(比较结束时刻)的计数时钟(多个延迟元件的I个输出信号)的逻辑状态为H状态或L状态。例如，在比较结束时刻的计数时钟的逻辑状态为H状态、计数时钟被切换而从下位计数器向上位计数器输入L状态的计数时钟的情况下，由于在该切換的前后，计数时钟的逻辑状态从H状态变化为L状态，所以产生上位计数器进行一次多余的计数的现象(误计数)。这样，由于输入到上位计数器的计数时钟的切换而产生误计数。

发明内容
本发明提供能够抑制误计数的产生的AD转换电路和摄像装置。本发明是ー种AD转换电路，该AD转换电路具有參照信号生成部，其生成随着时间经过而增加或減少的參照信号；比较部，其对作为AD转换对象的模拟信号和所述參照信号进行比较，在所述參照信号相对于所述模拟信号满足规定条件的定时结束比较处理；延迟电路，其具有相互连接并使脉冲信号延迟的多个延迟元件，输出由来自所述多个延迟元件的输出信号构成的下位相位信号；锁存部，其在第I模拟信号的所述比较处理结束的第I定时对第I下位相位信号进行锁存后，在第2模拟信号的所述比较处理结束的第2定时对第2下位相位信号进行锁存；运算电路，其根据在所述锁存部中保持的所述第I下位相位信号生成第I下位计数信号后，根据在所述锁存部中保持的所述第2下位相位信号生成第2下位计数信号；下位计数器，其由第I ニ进制计数器构成，该第I ニ进制计数器将所述第I下位计数信号作为计数时钟进行计数，并且输出第I上位用计数时钟，取得第I下位计数值，对构成该第I下位计数值的各比特的值进行反转后，将所述第2下位计数信号作为计数时钟进行计数，并且输出第2上位用计数时钟，取得第2下位计数值；以及上位计数器，其由第2 ニ进制计数器构成，该第2 ニ进制计数器将构成从所述延迟电路输出的所述第I下位相位信号的I个所述输出信号作为计数时钟进行计数，进而根据所述第I上位用计数时钟进行计数，取得第I上位计数值，对构成该第I上位计数值的各比特的值进行反转后，将构成从所述延迟电路输出的所述第2下位相位信号的I个所述输出信号作为计数时钟进行计数，进而根据所述第2上位用计数时钟进行计数，取得第2上位计数值，该上位计数器具有在计数时钟的切换时保护该第2 ニ进制计数器所保持的上位计数值的数据保护功能，所述AD转换电路取得与所述第I模拟信号和所述第2模拟信号的差分对应的数字数据。并且，本发明的AD转换电路的特征在干，所述AD转换电路还具有调整部，该调整部将用于对所述第Iニ进制计数器所保持的下位计数值或所述第2 ニ进制计数器所保持的上位计数值进行调整的调整信号作为计数时钟，输出到所述第I ニ进制计数器或所述第2ニ进制计数器。
并且，在本发明的AD转换电路中，其特征在干，所述延迟电路是将所述多个延迟元件连接成环状的圆环延迟电路。并且，本发明是一种摄像装置，其特征在于，该摄像装置具有摄像部，其配置具有光电转换元件的多个像素，所述多个像素在第I时间输出与复位电平对应的第I像素信号，在第2时间输出与所入射的电磁波的大小对应的第2像素信号；以及上述AD转换电路，将所述第I像素信号作为所述第I模拟信号，将所述第2像素信号作为所述第2模拟信号。并且，本发明是ー种AD转换电路 ，该AD转换电路具有參照信号生成部，其生成随着时间经过而增加或減少的參照信号；比较部，其对作为AD转换对象的模拟信号和所述參照信号进行比较，在所述參照信号相对于所述模拟信号满足规定条件的定时结束比较处理；延迟电路，其具有相互连接并使脉冲信号延迟的多个延迟元件，输出由来自所述多个延迟元件的输出信号构成的下位相位信号；锁存部，其在第I模拟信号的所述比较处理结束的第I定时对第I下位相位信号进行锁存后，在第2模拟信号的所述比较处理结束的第2定时对第2下位相位信号进行锁存；运算电路，其根据在所述锁存部中保持的所述第I下位相位信号生成第I下位计数信号后，根据在所述锁存部中保持的所述第2下位相位信号生成第2下位计数信号；下位计数器，其由第I ニ进制计数器构成，该第I ニ进制计数器将所述第I下位计数信号作为计数时钟进行计数，取得第I下位计数值，对构成该第I下位计数值的各比特的值进行反转后，将所述第2下位计数信号作为计数时钟进行计数，取得第2下位计数值，输出基于该第2下位计数值的标志用比特的上位用计数时钟；以及上位计数器，其由第2 ニ进制计数器构成，该第2 ニ进制计数器将构成从所述延迟电路输出的所述第I下位相位信号的I个所述输出信号作为计数时钟进行计数，取得第I上位计数值，对构成该第I上位计数值的各比特的值进行反转后，将构成从所述延迟电路输出的所述第2下位相位信号的I个所述输出信号作为计数时钟进行计数，进而根据所述上位用计数时钟进行计数，取得第2上位计数值，该上位计数器具有在计数时钟的切换时保护该第2 ニ进制计数器所保持的上位计数值的数据保护功能，所述AD转换电路取得与所述第I模拟信号和所述第2模拟信号的差分对应的数字数据。并且，在本发明的AD转换电路中，其特征在干，所述上位计数器还具有数据设置功能，设置将构成从所述延迟电路输出的所述第I下位相位信号的I个所述输出信号作为计数时钟进行计数时的所述第2 ニ进制计数器的上位计数值的初始值。并且，本发明的AD转换电路的特征在干，所述AD转换电路还具有调整部，该调整部将用于对所述第Iニ进制计数器所保持的下位计数值或所述第2 ニ进制计数器所保持的上位计数值进行调整的调整信号作为计数时钟，输出到所述第I ニ进制计数器或所述第2ニ进制计数器。并且，在本发明的AD转换电路中，其特征在干，所述延迟电路是将所述多个延迟元件连接成环状的圆环延迟电路。并且，本发明是一种摄像装置，其特征在于，该摄像装置具有摄像部，其配置具有光电转换元件的多个像素，所述多个像素在第I时间输出与复位电平对应的第I像素信号，在第2时间输出与所入射的电磁波的大小对应的第2像素信号；以及上述AD转换电路，将所述第I像素信号作为所述第I模拟信号，将所述第2像素信号作为所述第2模拟信号。根据本发明，具有上位计数器，该上位计数器具有在计数时钟的切換时保护第2ニ进制计数器所保持的上位计数值的数据保护功能，由此，能够抑制误计数的产生。


本申请附加參照的附图构成发明公开的一部分。图I是示出本发明的第I实施方式的摄像装置的结构的框图。图2是示出本发明的第I实施方式的列AD转换部的一部分结构的框图。
图3是示出本发明的第I实施方式的相减时的动作的时序图。图4是示出本发明的第I实施方式的相减时的动作的时序图。图5是示出本发明的第I实施方式的ニ进制计数器电路的结构的电路图。图6是示出本发明的第I实施方式的ニ进制计数器电路的动作的时序图。图7是示出本发明的第I实施方式的运算电路及其周边结构的框图。图8是示出本发明的第I实施方式的下位计数信号生成时的动作的时序图。图9是示出本发明的第I实施方式的下位计数信号生成时的动作的时序图。图10是示出本发明的第2实施方式的列AD转换部的一部分结构的框图。图11是示出本发明的第2实施方式的相减时的动作的时序图。图12是示出本发明的第2实施方式的相减时的动作的时序图。图13是示出本发明的第3实施方式的列AD转换部的一部分结构的框图。图14是示出本发明的第3实施方式的相减时的动作的时序图。图15是示出本发明的第3实施方式的相减时的动作的时序图。图16是示出本发明的第4实施方式的相减时的动作的时序图。图17是示出本发明的第4实施方式的相减时的动作的时序图。图18是示出本发明的第5实施方式的列AD转换部的一部分结构的框图。图19是示出本发明的第5实施方式的相减时的动作的时序图。图20是示出本发明的第5实施方式的相减时的动作的时序图。图21是示出现有的AD转换电路的一部分结构的框图。图22是示出现有动作的时序图。图23是示出现有的摄像装置的结构的框图。
具体实施例方式下面，參照附图对本发明的实施方式进行说明。根据本公开内容，本领域技术人员可知，本发明的实施方式的以下说明仅对附加权利要求所规定的发明及其均等物进行具体说明，不以对其进行限定为目的。(第I实施方式)首先，对本发明的第I实施方式进行说明。图I是示出本发明的第I实施方式的摄像装置的结构的框图。图I示出本实施方式的(C)MOS摄像装置的结构的一例。图I所示的摄像装置I具有摄像部2、垂直选择部12、读出电流源部5、模拟部6、时钟生成部18、斜波部19 (參照信号生成部)、纵列处理部15、水平选择部14、输出部17、控制部20。摄像部2将生成并输出与所入射的电磁波的大小对应的信号的多个单位像素3配置成矩阵状。垂直选择部12选择摄像部2的各行。读出电流源部5读出来自摄像部2的信号作为电压信号。模拟部6省略详细说明，但是，具有根据需要而具有信号放大功能的AGC ( = Auto Gain Control :自动增益控制)电路等。时钟生成部18生成各时钟。斜波部19生成随着时间经过而增加或減少的參照信号(斜波)。纵列处理部15经由參照信号线而与斜波部19连接。水平选择部14将AD转换后的数据读出到水平信号线。输出部17与水平信号线连接。控制部20对各部进行控制。在图I中，为了简便，对由4行X6列的单位像素3构成的摄像部2的情况进行说明，但是，在现实中，在摄像部2的各行和各列配置有几十 几万的単位像素3。另外，虽然省略了图示，但是，构成摄像部2的单位像素3由光电ニ极管/光电栅/光电晶体管等光电转换元件和晶体管电路构成。 下面，进行各部的更加详细的说明。摄像部2以ニ维方式配置4行6列的単位像素3，并且，针对该4行6列的像素排列，按照每行对行控制线11进行布线。行控制线11的各一端与对应于垂直选择部12的各行的各输出端连接。垂直选择部12由移位寄存器或解码器等构成，在驱动摄像部2的各単位像素3时，经由行控制线11进行摄像部2的行地址或行扫描的控制。并且，针对摄像部2的像素排列，按照每列对垂直信号线13进行布线。读出电流源部5由用于读出来自摄像部2的信号作为电压信号的电流源构成。纵列处理部15具有例如按照摄像部2的像素列(即垂直信号线13)设置的列AD转换部16，将从摄像部2的各単位像素3按照像素列经由垂直信号线13读出的模拟像素信号转换成数字数据。另外，在本例中，采用相对于摄像部2的像素列以I对I的对应关系来配置列AD转换部16的结构，但是，这只不过是一例，不限于该配置关系。例如，也可以采用如下结构针对多个像素列配置I个列AD转换部16，在多个像素列之间以时间分割的方式使用该I个列AD转换部16。纵列处理部15与后述的斜波部19和时钟生成部18 —起，构成将从摄像部2的选择像素行的単位像素3读出的模拟像素信号转换成数字像素数据的模拟-数字转换单元。在后面详细叙述该纵列处理部15、特别是列AD转换部16。斜波部19例如由积分电路构成，根据控制部20的控制，生成电平随着时间经过而呈倾斜状变化的所谓的斜波，经由參照信号线供给到比较部110的一个输入端子。另外，作为斜波部19，不限于使用积分电路，也可以使用DAC电路。但是，在采用使用DAC电路以数字方式生成斜波的结构的情况下，需要对斜波的阶梯进行细化或者采用与其相同的结构。水平选择部14由移位寄存器或解码器等构成，进行纵列处理部15的列AD转换部16的列地址或列扫描的控制。根据该水平选择部14的控制，利用列AD转换部16进行AD转换后的数字数据被依次读出到水平信号线。时钟生成部18由作为连接有多个延迟単元(反转元件)的延迟电路的VCO 100构成。例如，如果构成VCO 100的延迟单元连接8级，则VCO 100输出8相时钟CKO、CKUCK2、CK3、CK4、CK5、CK6、CK7。这些延迟单元输出的信号构成后述的下位相位信号。另外，构成VCO 100的延迟电路也可以是将多个反转元件连接成环状的圆环延迟电路。该情况下，与对称振荡电路(例如图21所示的圆环延迟电路201)同样，圆环延迟电路本身由奇数个延迟单元构成，但是，优选其输出等效地使用偶数(特别是2的幂乘)个所谓非対称振荡电路。进而，也可以使用圆环延迟电路本身由偶数个(特别是2的幂乘个)延迟单元构成的RDL( = Ring Delay Line :环形延迟线)电路、以及圆环延迟电路本身由偶数个(特别是2的幂乘个)延迟单元构成进而构成延迟单元的全差动型反转电路的最終级的输出分别被反馈到初级输入的相反侧而构成的所谓全差动型振荡电路。输出部17输出ニ进制的数字数据。并且，除了缓冲功能以外，输出部17也可以内置例如黑电平调整、列偏差校正、顔色处理等信号处理功能。进而，也可以将η比特并行数字数据转换成串行数据并输出。控制部20具有供给斜波部19、时钟生成部18、垂直选择部12、水平选择部14、输出部17等各部的动作所需要的时钟或规定定时的脉冲信号的TG( = Timing Generator 定时发生器)的功能块、以及用于与该TG进行通信的功能块。接着，对列AD转换部16的结构进行说明。列AD转换部16对分别从摄像部2的各単位像素3经由垂直信号线13读出的模拟 像素信号与从斜波部19提供的AD转换用的斜波进行比较，由此，生成具有与复位电平(基准电平)或信号电平的各大小对应的时间轴方向的大小(脉冲宽度)的脉冲信号。然后，将与该脉冲信号的脉冲宽度的期间对应的数据作为与像素信号的大小对应的数字数据，由此进行AD转换。下面，对列AD转换部16的详细结构进行说明。列AD转换部16按照每列设置，在图I中设有6个列AD转换部16。各列的列AD转换部16为相同结构。列AD转换部16由比较部110、锁存部108、运算电路106、下位计数器103、切换部109、上位计数器101构成。这里，假设下位计数器103和上位计数器101为兼具保持各计数器的逻辑状态的锁存功能的ニ进制计数器电路。比较部110对与从摄像部2的単位像素3经由垂直信号线13输出的模拟像素信号对应的信号电压和从斜波部19供给的斜波进行比较，由此，将像素信号的大小转换成时间轴方向的信息(脉冲信号的脉冲宽度)。例如在斜波电压大于信号电压时，比较部110的比较输出为High电平(H电平)，在斜波电压为信号电压以下时，比较部110的比较输出为Low电平(L电平)。锁存部108接受比较部110的比较输出，在该比较输出反转的定时，对由时钟生成部18生成的逻辑状态(下位相位信号)进行锁存(保持/存储)。运算电路106根据在锁存部108中锁存的下位相位信号，生成作为下位计数器103的计数时钟的下位计数信号。下位计数器103将下位计数信号作为计数时钟进行计数。由此，得到构成数字数据的下位比特的下位计数值。上位计数器101将从时钟生成部18输出并通过锁存部108输入的时钟信号(上位计数信号)作为计数时钟(第I计数时钟)进行计数。并且，上位计数器101将下位计数器103的输出信号作为计数时钟(第2计数时钟)进行基于下位计数值的进位或退位的计数。由此，得到构成数字数据的上位比特的上位计数值。本实施方式的上位计数器101具有在计数时钟的切換时保护上位计数值的数据保护功能。这里，在锁存部108中锁存的下位相位信号例如是8比特的数据。该情况下，下位计数器103是3比特的计数器电路。并且，上位计数器101例如是9比特的计数器电路。另夕卜，这些是一例，不需要限定于此。接着，对本例的动作进行说明。这里，省略单位像素3的具体动作的说明，但是，众所周知，在単位像素3中输出复位电平和信号电平。如下进行AD转换。例如对以规定斜率下降的斜波和来自单位像素3的像素信号即复位电平或信号电平的各电压进行比较，通过经由锁存部108输出的来自VCO 100的时钟(例如CK7)，对从生成在该比较处理中使用的斜波的时刻到复位电平或信号电平的各电压与斜波(斜波电压)一致的期间进行计数，并且，通过利用具有一定相位差的多相时钟(CKO CK7)的逻辑状态进行计测，得到与复位电平或信号电平的各大小对应的数字数据。来自VCO的时钟的信号数(在本例中为8)优选为2的幂乘。这里，作为模拟像素信号，在第I次读出动作中从摄像部2的选择行的各単位像素3读出包含像素信号噪音的复位电平，然后，在第2次读出动作中读出信号电平。然后，复位电平和信号电平通过垂直信号线13以时间序列输入到列AD转换部16。另外，也可以在第I次读出动作中读出信号电平，在此后的第2次读出动作中读出复位电平。下面，对第I次和第2次的各读出动作和此后的相减(CDS处理)进行详细说明。为了易于说明，设上位计数器101和下位计数器103的计数模式为递减计数 模式，设上位计数器101和下位计数器103在计数时钟的下降沿的定时进行计数。〈第I次读出〉在从任意像素行的单位像素3向垂直信号线13的第I次读出稳定后，控制部20对斜波部19供给斜波生成的控制数据。接受该数据，斜波部19输出波形全体在时间上呈斜坡状变化的斜波，作为提供给比较部110的一个输入端子的比较电压。比较部110对该斜波与复位电平进行比较。其间，上位计数器101将从VCO 100输出的时钟作为计数时钟进行计数。另外，优选VCO 100的时钟信号的输出开始定时与斜波的输出开始定时大致同吋，但是不限于此。比较部110对从斜波部19提供的斜波与复位电平进行比较，在双方的电压大致一致时(第I定时)，使比较输出反转。在该第I定时，锁存部108保持VCO 100的逻辑状态作为第I下位相位信号。并且，在该第I定时，上位计数器101停止计数动作，由此，保持逻辑状态作为第I上位计数值。当经过规定期间后，控制部20停止针对斜波部19的控制数据的供给以及来自时钟生成部18的输出。由此，斜波部19停止生成斜波。接着，进行输入到上位计数器101的计数时钟的切換。切換后的计数时钟是作为下位计数器103的MSB的第3比特的输出信号。另外，为了抑制误计数的产生，设上位计数器101的动作模式为数据保护模式来进行计数时钟的切換。然后，运算电路106生成与在锁存部108中保持的第I下位相位信号对应的时钟信号即第I下位计数信号，并输出到下位计数器103。下位计数器103将第I下位计数信号作为计数时钟进行计数。由此，得到第I下位计数值。在下位计数器103进行计数的期间内，上位计数器101根据下位计数器103中的退位进行计数。接着，构成下位计数器103所保持的第I下位计数值和上位计数器101所保持的第I上位计数值的各比特的值被反转。然后，进行输入到上位计数器101的计数时钟的切换。切換后的计数时钟是从VCO 100输出的时钟。另外，为了抑制误计数的产生，设上位计数器101的动作模式为数据保护模式来进行计数时钟的切換。〈第2次读出〉接着，在第2次读出时，读出与每个单位像素3的入射光量对应的信号电平，进行与第I次读出相同的动作。在从任意像素行的単位像素3向垂直信号线13的第2次读出稳定后，控制部20向斜波部19供给斜波生成的控制数据。接受该数据，斜波部19输出波形全体在时间上呈斜坡状变化的斜波，作为提供给比较部110的一个输入端子的比较电压。比较部110对该斜波与信号电平进行比较。其间，上位计数器101将从VCO 100输出的时钟作为计数时钟进行计数。另外，优选VCO 100的时钟信号的输出开始定时与斜波的输出开始定时大致同吋，但是不限于此。比较部110对从斜波部19提供的斜波与信号电平进行比较，在双方的电压大致一致时(第2定时)，使比较输出反转。在该第2定时，锁存部108保持VCO 100的逻辑状态作为第2下位相位信号。并且，在该第2定时，上位计数器101停止计数动作，由此，保持逻辑状态作为第2上位计数值。由此，得到与复位电平和信号电平的差分对应的上位计数值。当经过规定期间后，控制部20停止针对斜波部19的控制数据的供给以及来自时钟生成部18的输出。由此，斜波部19停止生成斜波。
接着，进行输入到上位计数器101的计数时钟的切換。切換后的计数时钟是下位计数器103的第3比特的输出信号。另外，为了抑制误计数的产生，设上位计数器101的动作模式为数据保护模式来进行计数时钟的切換。然后，运算电路106生成与在锁存部108中保持的第2下位相位信号对应的时钟信号即第2下位计数信号，并输出到下位计数器103。下位计数器103将第2下位计数信号作为计数时钟进行计数。由此，得到与复位电平和信号电平的差分对应的下位计数值即第2下位计数值。在下位计数器103进行计数的期间内，上位计数器101根据下位计数器103中的退位进行计数。如上所述，得到与复位电平和信号电平的差分对应的第2下位计数值和第2上位计数值。最后，构成下位计数器103所保持的第2下位计数值和上位计数器101所保持的第2上位计数值的各比特的值被反转，通过水平选择部14，经由水平信号线将由第2下位计数值和第2上位计数值构成的数字数据转送到输出部17。接着，对列AD转换部16的各结构进行详细说明。图2是示出本发明的第I实施方式的列AD转换部的一部分结构的框图。为了进一步对图I的列AD转换部16进行说明，图2示出除了比较部110以外而摘录一部分的详细结构的一例。下面，对图2所示的结构进行说明。图2所示的各结构对应于图I所示的列AD转换部16内的各结构，设有锁存部108、运算电路106、下位计数器103、切換部109、上位计数器101。运算电路106和下位计数器103构成下位计数部。上位计数器101构成上位计数部。由图I的斜波部19、VC0 100、比较部110和图2所示的各结构构成的部分是本发明的AD转换电路的一例。锁存部108具有锁存电路D_0 D_7，该锁存电路D_0 D_7通过与来自比较部110的比较输出相当的控制信号Hold，对包含延迟单元的VCO 100的输出即时钟信号CKO CK7的规定定时的逻辑状态(下位相位信号)进行锁存。通过控制信号LRST对各锁存电路D_0 D_7的逻辑状态进行复位。锁存部108锁存的下位相位信号被输出到运算电路106。并且，输入到锁存部108的锁存电路0_7的时钟信号CK7作为上位计数器101进行计数用的计数时钟，被输出到切換部109。运算电路106通过控制信号CTL，根据从锁存部108输出的下位相位信号生成下位计数信号。下位计数器103和上位计数器101由在递减计数模式下进行计数的ニ进制计数器电路构成。切換部109通过控制信号SEL，对输入到上位计数器101的计数时钟进行切换。对下位计数器103/上位计数器101输入控制信号CLRST/CHRST、控制信号CLMODE/CHMODE和控制信号REV。控制信号CLRST/CHRST是对下位计数器103/上位计数器101的下位计数值/上位计数值进行复位的信号。控制信号CLMODE/CHMODE是在计数模式与数据保护模式之间对下位计数器103/上位计数器101的动作进行切换的信号。控制信号REV是对下位计数器103/上位计数器101的下位计数值/上位计数值进行反转的信号。在本例中，也可以在构成上位计数器101的计数器电路中设置用于判断正/负的标志用计数器电路。参照图5在后面详细叙述下位计数器103和上位计数器101。另外，在根据下位相位信号生成下位计数信号的情况下，优选使用例如图7所示的结构，通过基于温度计码(thermo code)的脉冲与基准时钟的逻辑运算来生成下位计数信号，但是不需要限定为该结构。另外，在后面详细说明图7 的详细内容。接着，使用具体例对图2所示的结构的动作进行说明。在本说明中，对使用3比特的递减计数器电路作为下位计数器103、使用9比特的递减计数器电路作为上位计数器101的情况进行说明。基于延迟电路的输出即8个时钟信号的下位相位信号的状态数量全部为8个状态(状态0 7)。在递减计数模式下进行计数的情况下，例如如果为状态0，则计数值为3’ b000，例如如果为状态7，则计数值为3’ b001。对上述计数值的表记进行说明。“3’ b”表示计数值为3比特的二进制数。“000”表示下位计数器103的输出。上位计数器101的计数值也使用同样的表记。下面，说明进行第I像素信号和接着的第2像素信号的相减(⑶S处理)的例子。在本例中，进行使用2的补数的二进制数的相减。图3和图4是示出本发明的第I实施方式的相减时的动作的时序图。图3和图4示出各信号的波形。图3示出第I次读出时的各信号的波形，图4示出第2次读出时的各信号的波形。另外，在图3和图4中，OUT
、OUT[I], OUT[2]表示下位计数器103的输出，OUT[2:0]表示构成12比特的数字数据的下位比特(第0比特 第2比特)，OUT [11:3]表示构成数字数据的上位比特(第3比特 第11比特)。这里，设与第I像素信号的下位相位信号相当的状态为状态2，基于第I像素信号的上位计数值为3，设与第2像素信号的下位相位信号相当的状态为状态7，基于第2像素信号的上位计数值为7。S卩，第I像素信号对应于26 ( = 2+8X3)，第2像素信号对应于63 ( = 7+8X7)，从第2像素信号减去第I像素信号(⑶S处理)后的值为37。《第I次读出》最初，控制信号CLMODE/CHMODE为L状态，下位计数器103和上位计数器101的动作模式被设定为计数模式。接着，通过控制信号CLRST/CHRST对下位计数器103和上位计数器101的计数值进行复位。同时，通过控制信号LRST对锁存电路D_0 D_7的逻辑状态进行复位。由于控制信号SEL被设定为L状态，所以上位计数器101的计数时钟被设定为锁存部108的锁存电路D_7的输出。因此，在比较处理的结束时刻之前，经由锁存电路0_7和切换部109对上位计数器101输入时钟信号CK7，上位计数器101将时钟信号CK7作为计数时钟进行计数。在比较处理的开始时刻，下位计数器103所保持的值为3’ b000，上位计数器101所保持的值为9’b0000_0000_0。利用12比特表现这些值时，为12’b0000_0000_0000。在满足规定条件的第I定时(在所述动作中为从斜波部19提供的斜波和复位电平的比较的第I定时)，控制信号Hold反转，保持该时刻的VCO 100的逻辑状态即时钟信号CKO CK7的状态(第I下位相位信号)。同时，上位计数器101停止计数动作。在该时刻，下位计数器103所保持的值为3’b000，上位计数器101所保持的值为9’bllll_1110_l (相当于-3)。利用12比特表现这些值时，为12’ bllll_1110_1000。接着，控制信号CLMODE/CHMODE成为H状态。由此，下位计数器103和上位计数器101的动作模式成为数据保护模式。然后，控制信号SEL被设定为H状态。该时刻的上位计数器101的计数时钟是下位计数器103的第3比特的输出信号。另外，在本例中，下位计数器103的第3比特的反转输出被输入到上位计数器101。在该时刻，下位计数器103所保持的值为3’ bOOO，上位计数器101所保持的值为9’ bllll_1110_l(相当于-3)。利用12比特表现这些值时，为12，bllll_1110_1000。接着，控制信号CLMODE/CHMODE成为L状态。由此，下位计数器103和上位计数器101的动作模式成为计数模式。然后，进行第I下位相位信号的二进制处理(参照图7 图9在后面叙述下位计数信号的生成)。通过第I下位相位信号的二进制处理，从运算电路106向下位计数器103输出计数时钟，下位计数器103进行计数。在下位计数器103的第3比特的输出从“0”变化为“I”的定时，下位计数器103的第3比特的反转输出从“I”变化为“0”，下位计数器103的计数值产生退位。由于该退位，上位计数器101的计数值减去I。在第I下位相位信号的二进制处理结束的时刻，下位计数器103所保持的值为3 ’ b 110 (相当于-2)，上位计数器101所保持的值为9 ’ b 1111_1110_0 (相当于-4)。利用12比特表现时，为12’ bllll_1110_0110o接着，下位计数器103和上位计数器101的计数值被反转。在该时刻，下位计数器103所保持的值为3’ b001 (相当于I)，上位计数器101所保持的值为9’ b0000_0001_l (相当于3)。利用12比特表现这些值时，为12，b0000_0001_1001。在二进制数的相减中，在对值进行反转后，需要加上1，但是，如后所述，由于在第2次读出时也对值进行反转，所以各反转后加上I而导致的值的变化被抵消。因此，在本例中，在对值进行反转后不加I。另夕卜，参照图5和图6，在后面详细叙述反转时的下位计数器103和上位计数器101的动作。接着，控制信号CLMODE/CHMODE成为H状态。由此，下位计数器103和上位计数器101的动作模式成为数据保护模式。然后，控制信号SEL被设定为L状态，上位计数器101的计数时钟被设定为锁存部108的锁存电路D 7的输出。在该时刻，下位计数器103所保持的值为3’ b001 (相当于I)，上位计数器101所保持的值为9，b0000_0001_l (相当于3)。利用12比特表现这些值时，为12’ b0000_0001_1001。《第2次读出》接着，通过控制信号LRST对锁存电路D_0 D_7进行复位。这里，不进行基于控制信号CLRST/CHRST的下位计数器103和上位计数器101的计数值的复位。然后，控制信号CLMODE/CHMODE成为L状态。由此，下位计数器103和上位计数器101的动作模式成为计数模式。在该时刻，下位计数器103所保持的值为3’b001 (相当于I)，上位计数器101所保持的值为9’b0000_0001_l(相当于3)。利用12比特表现这些值时，为12’b0000_0001_1001。在满足规定条件的第2定时(在所述动作中为从斜波部19提供的斜波和信号电平的比较的第2定时)，控制信号Hold反转，保持该时刻的VCO 100的逻辑状态即时钟信号CKO CK7的状态(第2下位相位信号)。同时，上位计数器101停止计数动作。在该时刻，下位计数器103所保持的值为3’ b001 (相当于I)，上位计数器101所保持的值为9，bllll_1110_0(相当于-4)。利用12比特表现这些值时，为12，bllll_1110_0001。
接着，控制信号CLMODE/CHMODE成为H状态。由此，下位计数器103和上位计数器101的动作模式成为数据保护模式。然后，控制信号SEL被设定为H状态。该时刻的上位计数器101的计数时钟是下位计数器103的第3比特的输出信号。另外，在本例中，下位计数器103的第3比特的反转输出被输入到上位计数器101。在该时刻，下位计数器103所保持的值为3’ b001(相当于I)，上位计数 器101所保持的值为9’ bllll_1110_0(相当于-4)。利用12比特表现这些值时，为12，bllll_1110_0001。接着，控制信号CLMODE/CHMODE成为L状态。由此，下位计数器103和上位计数器101的动作模式成为计数模式。然后，进行第2下位相位信号的二进制处理(参照图7 图9在后面叙述下位计数信号的生成)。通过第2下位相位信号的二进制处理，从运算电路106向下位计数器103输出计数时钟，下位计数器103进行计数。在下位计数器103的第3比特的输出从“0”变化为“I”的定时，下位计数器103的第3比特的反转输出从“I”变化为“0”，下位计数器103的计数值产生退位。由于该退位，上位计数器101的计数值减去I。在第2下位相位信号的二进制处理结束的时刻，下位计数器103所保持的值为3’b010 (相当于-6)，上位计数器101所保持的值为9’bllll_1101_l (相当于-5)。利用12比特表现时，为12，bllll_1101_1010。如上所述，由于下位计数器103和上位计数器101的计数值为负数，所以最后，下位计数器103和上位计数器101的计数值被反转(图4中省略)。在该时刻，下位计数器103所保持的值为3’ blOl (相当于5)，上位计数器101所保持的值为9’ b0000_0010_0 (相当于4)。利用12比特表现这些值时，为12’b0000_0010_0101(相当于37)。在二进制数的相减中，在对值进行反转后，需要加上1，但是，如上所述，由于在第I次读出时也对值进行反转，所以各反转后加上I而导致的值的变化被抵消。因此，在本例中，在对值进行反转后不加I。通过水平选择部14，经由水平信号线将由第2下位计数值和第2上位计数值构成的数字数据转送到输出部17。另外，也可以在将数字数据转送到输出部17后，进行第2次读出时的数字数据的反转。通过上述动作，得到与第I像素信号和第2像素信号的差分对应的二进制数据。接着，对在下位计数器103和上位计数器101中使用的二进制计数器电路进行详细说明。图5是示出本发明的第I实施方式的二进制计数器电路的结构的电路图。图5示出构成下位计数器103和上位计数器101的I比特的计数器电路Bit [m] (m :0 n_l)的结构的一例。图5所示的计数器电路Bit [m]由触发器DFF、AND电路ANDUOR电路0R1、切换开关SW构成。触发器电路DFF由D触发器构成。AND电路ANDl通过进行前级的计数器电路Bit [m-1]的输出信号CK[m-l]与控制信号CNTEN的AND运算，输出用于使计数时钟有效/无效的脉冲。OR电路ORl通过进行AND电路ANDl的输出信号与控制信号REV的OR运算，生成用于对比特进行反转的脉冲。为了保护比特值，切换开关SW根据控制信号CKS (对应于图2 图4的控制信号CLMODE/CHMODE)，对连接输入端子D与输出端子Q的状态、以及连接输入端子D与反转输出端子QB的状态进行切换。当连接n个计数器电路Bit[m]时，构成n比特的计数器电路。另外，优选构成计数器电路的各比特为大致相同的结构，但是不限于此。
接着，对计数器电路的动作、特别是比特反转动作进行说明。图6是示出本发明的第I实施方式的二进制计数器电路的动作的时序图。图6示出计数器电路Bit [m]的动作的各信号的波形。特别地，图6示出以比特反转动作为中心的动作的各信号的波形。另外，计数动作时的控制信号CKS为L状态，控制信号CNTEN为H状态，控制信号REV为L状态。在计数动作后，控制信号CKS成为H状态。由此，计数器电路Bit [m]的输出端子Q与输入端子D连接，所以计数器电路Bit[m]的输出不变化而保持恒定状态，保护各比特值。接着，控制信号CNTEN成为L状态。由此，计数时钟的输入成为无效。接着，控制信号CKS成为L状态，计数器电路Bit [m]的反转输出端子QB与输入端子D连接。由此，输入到输入端子D的信号的 状态反转。然后，控制信号REV从L状态变化为H状态，进而变化为L状态。在控制信号REV从H状态变化为L状态的时刻，触发器电路DFF保持输入到输入端子D的信号，并从输出端子Q输出。如上所述，在控制信号CKS成为L状态的时刻，由于输入到输入端子D的信号的状态反转，所以控制信号REV从H状态变化为L状态，由此，计数器电路Bit [m]的输出、即各比特值被反转。然后，控制信号CKS成为H状态。由此，计数器电路的输出端子Q与输入端子D连接，所以计数器电路的输出不变化而保持恒定状态，保护各比特值。接着，控制信号CNTEN成为H状态。由此，计数时钟的输入成为有效。最后，控制信号CKS成为L状态，计数器电路Bit [m]的反转输出端子QB与输入端子D连接。通过上述动作，能够将对各比特值进行反转后的值作为初始值，再次进行计数动作。另外，对输入到上位计数器101的计数时钟进行切换时的数据保护模式的动作与图6中记载为“数据保护模式”的期间的动作相同。接着，对运算电路106进行详细说明。图7是示出本发明的第I实施方式的运算电路及其周边结构的框图。为了对运算电路106中的下位计数信号的生成进行说明，图7示出包含运算电路106的周边结构的详细结构的一例。图7所示的结构中的锁存部108和下位计数器103如上所述。下面，对运算电路106的结构进行说明。如图7所示，运算电路106由锁存电路D_TMP、AND电路AND2、RS锁存RSUAND电路AND3构成。锁存电路D_TMP根据脉冲信号TMPLAT，按照规定顺序临时保持锁存电路D_0 D_7的输出。并且，通过控制信号LATSET对锁存电路D_TMP进行复位。AND电路AND2进行锁存电路D_0 D_7中的任意I个输出与锁存电路D_TMP的反转输出QB的AND运算。对RS锁存RSl输入AND电路AND2的输出和控制信号RSLRST。通过控制信号RSLRST对RS锁存RSl进行复位后，在AND电路AND2的输出从L状态变化为H状态时，输出Q从L状态变化为H状态，然后，在通过控制信号RSLRST进行复位之前，与AND电路AND2的输出无关地，将输出Q保持为H状态。AND电路AND3进行RS锁存RSl的输出与计数信号LATCNT (基准时钟)的AND运算。接着，对运算电路106的动作进行说明。图8和图9是示出本发明的第I实施方式的下位计数信号生成时的动作的时序图。图8和图9示出下位计数信号生成时的动作。图8示出从延迟电路输出的时钟信号CKO CK7的波形。在图8中，脉冲信号STARTP是输入到延迟电路的脉冲信号。时钟信号CKO CK7的状态成为图8所示的状态0 状态7中的任意一方。锁存部108的锁存电路D_0 D_7通过控制信号Hold对时钟信号CKO CK7的状态(下位相位信号)进行锁存。图9示出生成下位计数信号的动作的各信号的波形。下面，对根据第I下位相位信号生成第I下位计数信号、根据第2下位相位信号生成第2下位计数信号的具体例进行说明。这里，设与第I下位相位信号相当的状态为状态7，设与第2下位相位信号相当的状态为状态3。在本例的情况下，根据第I下位相位信号，生成7个脉冲的第I下位计数信号，根据第2下位相位信号，生成3个脉冲的第2下位计数信号。作为下位计数器103的计数时钟输入所生成的各脉冲。首先，对动作的概略进行说明。通过控制信号SWO SW7和脉冲信号TMPLAT生成与下位相位信号对应的脉冲，根据该脉冲检测温度计码(在本例的情况下为从H状态变化为L状态的边缘位置)。在锁存电路D_*(*为0 7中的任意一方)的输出Q与锁存电路D.TMP的反转输出QB的AND运算的结果成为H状态的 情况下，该H状态被输入到RS锁存RS1，从而检测温度计码。并且，作为RS锁存RSl的输出与计数信号LATCNT的AND运算的结果，生成下位计数信号的脉冲，成为下位计数器103的计数时钟。下面，对详细动作进行说明。另外，由于下位计数器103的详细动作已经说明，所以下面省略下位计数器103的动作说明。在满足规定条件的第I时刻(相当于在所述动作中从斜波部19提供的斜波和复位电平的比较的第I定时)，控制信号Hold变化，由此，从延迟电路输出的时钟信号CKl CK7的状态被保持在锁存部108中。在该时刻，在锁存电路D_0 D_7中保持的状态与第I下位相位信号对应。由于控制信号CLMODE为L状态，所以下位计数器103的动作模式被设定为计数模式。进而，通过控制信号LATSET对锁存电路D_TMP进行复位，通过控制信号CLRST对下位计数器103的计数值进行复位，通过控制信号RSLRST对RS锁存RSl进行复位。该时刻的RS锁存RSl的输出Q为L状态。接着，控制信号SW* (* 0 7)按照规定顺序有效(ON)。当控制信号SW7有效时，从锁存电路D_7输出L状态的信号。通过脉冲信号TMPLAT，锁存电路D_TMP的反转输出QB成为通过控制信号LATSET进行复位时的L状态。通过锁存电路D_TMP的L状态的输出和锁存电路D_7的L状态的输出，AND电路AND2的输出成为L状态。由于RS锁存RSl的输入S成为L状态，所以RS锁存RSl的输出Q依然为L状态。接着，当控制信号SW6有效时，从锁存电路D 6输出H状态的信号。通过脉冲信号TMPLAT，锁存电路0_11^的反转输出QB成为基于锁存电路D_7的输出(L)的H状态。通过锁存电路D_TMP的H状态的输出和锁存电路D_6的H状态的输出，AND电路AND2的输出成为H状态。由于RS锁存RSl的输入S成为H状态，所以RS锁存RSl的输出Q成为H状态。通过RS锁存RSl的输出Q和计数信号LATCNT，从AND电路AND2输出I个脉冲的计数时钟。接着，当控制信号SW5有效时，从锁存电路D_5输出H状态的信号。通过脉冲信号TMPLAT,锁存电路D_TMP的反转输出QB成为基于锁存电路D_6的输出⑶的L状态。通过锁存电路D_TMP的L状态的输出和锁存电路D_6的H状态的输出，AND电路AND2的输出成为L状态。RS锁存RSl的输入S成为L状态，但是，由于输入到RS锁存RSl的控制信号RSLRST为L状态，所以RS锁存RSl的输出Q依然为H状态。通过RS锁存RSl的输出Q和计数信号LATCNT，从AND电路AND2输出I个脉冲的计数时钟。此后，控制信号SW4 SWO依次有效，但是，由于RS锁存RSl的输入S保持L状态，所以RS锁存RSl的输出Q保持H状态。因此，在控制信号SW4 SWO依次有效时，通过RS锁存RSl的输出Q和计数信号LATCNT，从AND电路AND2输出计数时钟的脉冲。因此，作为下位计数器103的计数时钟的第I下位计数信号合计生成7个脉冲。以上，第I下位计数信号的生成结束。接着，在满足规定条件的第2时刻(相当于在所述动作中从斜波部19提供的斜波和信号电平的比较的第2定时)，控制信号Hold变化，由此，从延迟电路输出的时钟信号CKl CK7的状态被保持在锁存部108中。在该时刻，在锁存电路D_0 D_7中保持的状态与第2下位相位信号对应。接着，控制信号CLMODE成为H状态，在下位计数器103的各比特的值被反转后，控制信号CLMODE成为L状态，下位计数器103的动作模式被设定为计数模式。进而，通过控制信号LATSET对锁存电路D_TMP进行复位，通过控 制信号RSLRST对RS锁存RSl进行复位。这里，不进行下位计数器103的复位。该时刻的RS锁存RSl的输出Q为L状态。接着，控制信号SW* (* 0 7)按照规定顺序有效。当控制信号SW7有效时，从锁存电路D_7输出H状态的信号。通过脉冲信号TMPLAT，锁存电路D_TMP的反转输出QB成为通过控制信号LATSET进行复位时的L状态。通过锁存电路D_TMP的L状态的输出和锁存电路D_7的H状态的输出，AND电路AND2的输出成为L状态。由于RS锁存RSl的输入S成为L状态，所以RS锁存RSl的输出Q依然为L状态。接着，当控制信号SW6有效时，从锁存电路D_6输出L状态的信号。通过脉冲信号TMPLAT，锁存电路0_11^的反转输出QB成为基于锁存电路D_7的输出⑶的L状态。通过锁存电路D_TMP的L状态的输出和锁存电路D_6的L状态的输出，AND电路AND2的输出成为L状态。由于RS锁存RSl的输入S依然为L状态，所以RS锁存RSl的输出Q依然为L状态。通过RS锁存RSl的输出Q和计数信号LATCNT，不从AND电路AND2输出计数时钟的脉冲。此后，控制信号SW5 SW3依次有效，但是，由于RS锁存RSl的输入S保持L状态，所以RS锁存RSl的输出Q保持L状态。因此，在控制信号SW5 SW3依次有效时，通过RS锁存RSl的输出Q和计数信号LATCNT，不从AND电路AND2输出计数时钟的脉冲。接着，当控制信号SW2有效时，从锁存电路D_2输出H状态的信号。通过脉冲信号TMPLAT，锁存电路0_11^的反转输出QB成为基于锁存电路D_3的输出(L)的H状态。通过锁存电路D_TMP的H状态的输出和锁存电路D_2的H状态的输出，AND电路AND2的输出成为H状态。由于RS锁存RSl的输入S成为H状态，所以RS锁存RSl的输出Q成为H状态。通过RS锁存RSl的输出Q和计数信号LATCNT，从AND电路AND2输出计数时钟的脉冲。此后，控制信号SWl SWO依次有效，但是，由于RS锁存RSl的输入S保持L状态，所以RS锁存RSl的输出Q保持H状态。因此，在控制信号SWl SWO依次有效时，通过RS锁存RSl的输出Q和计数信号LATCNT，从AND电路AND2输出计数时钟的脉冲。因此，作为下位计数器103的计数时钟的第2下位计数信号合计生成3个脉冲。以上，第2下位计数信号的生成结束。根据图7所示的结构，能够利用简易的电路结构实现根据下位相位信号生成下位计数信号的电路。如上所述，根据本实施方式，由于在计数时钟的切换时保护上位计数器101所保持的计数值，所以能够抑制伴随计数时钟的切换而产生误计数。并且，由于下位计数器103和上位计数器101仅具有I种计数模式(在本实施方式中为递减计数模式)即可，所以能够利用简易的电路结构实现AD转换电路。并且，作为延迟电路，使用将多个延迟单元连接成环状的圆环延迟电路，由此，能够提高下位相位信号的各相位的精度。并且，通过将本实施方式的AD转换电路应用于摄像装置，能够得到高画质的图像。(第2实施方式)接着，对本发明的第2实施方式进行说明。除了列AD转换部16以外，本实施方式的摄像装置的结构与图I所示的结构相同。由于除此之外大致相同，所以省略说明。图10是示出本发明的第2实施方式的列AD转换部的一部分结构的框图。为了进一步对图I的列AD转换部16进行说明，图10示出除了比较部110以外而摘录一部分的详细结构的一例。下面，对图10所示的结构进行说明。如图10所 示，设有锁存部108、运算电路106、下位调整电路104、下位计数器103、切换部109、上位计数器101。由于下位调整电路104、下位计数器103、上位计数器101以外的结构与图2所示的结构相同，所以省略说明。下位调整电路104构成下位调整部，在下位计数器103所保持的值被反转后，根据控制信号LCNT，生成用于对该值进行调整的调整脉冲，并输出到下位计数器103。下位计数器103和上位计数器101由在递增计数模式下进行计数的二进制计数器电路构成。由图I的斜波部19、VC0 100、比较部110和图10所示的各结构构成的部分是本发明的AD转换电路的一例。接着，对本例的动作进行说明。下面，对第I次和第2次的各读出动作和此后的相减(CDS处理)进行详细说明。为了易于说明，设上位计数器101和下位计数器103的计数模式为递增计数模式，设上位计数器101和下位计数器103在计数时钟的下降沿的定时进行计数。并且，适当省略与所述动作相同的动作的说明。〈第I次读出〉在从任意像素行的单位像素3向垂直信号线13的第I次读出稳定后，斜波部19输出斜波。比较部110对该斜波与复位电平进行比较。其间，上位计数器101将从VCO 100输出的时钟作为计数时钟进行计数。比较部110对从斜波部19提供的斜波与复位电平进行比较，在双方的电压大致一致时(第I定时)，使比较输出反转。在该第I定时，锁存部108保持VCO 100的逻辑状态作为第I下位相位信号。并且，在该第I定时，上位计数器101停止计数动作，由此，保持逻辑状态作为第I上位计数值。接着，斜波部19停止生成斜波。接着，进行输入到上位计数器101的计数时钟的切换。切换后的计数时钟是下位计数器103的第3比特的输出信号。另外，为了抑制误计数的产生，设上位计数器101的动作模式为数据保护模式来进行计数时钟的切换。然后，运算电路106生成与在锁存部108中保持的第I下位相位信号对应的时钟信号即第I下位计数信号，输出到下位计数器103。下位计数器103将第I下位计数信号作为计数时钟进行计数。由此，得到第I下位计数值。在下位计数器103进行计数的期间内，上位计数器101根据下位计数器103中的进位进行计数。接着，构成下位计数器103所保持的第I下位计数值和上位计数器101所保持的第I上位计数值的各比特的值被反转。接着，下位调整电路104生成调整脉冲并输出到下位计数器103。下位计数器103将调整脉冲作为计数时钟进行计数。然后，进行输入到上位计数器101的计数时钟的切换。切换后的计数时钟是从VCO 100输出的时钟。另外，为了抑制误计数的产生，设上位计数器101的动作模式为数据保护模式来进行计数时钟的切换。〈第2次读出〉接着，在第2次读出时，读出与每个单位像素3的入射光量对应的信号电平，进行与第I次读出相同的动作。在从任意像素行的单位像素3向垂直信号线13的第2次读出稳定后，斜波部19输出斜波。比较部110对该斜波与信号电平进行比较。其间，上位计数器101将从VCO 100输出的时钟作为计数时钟进行计 数。比较部110对从斜波部19提供的斜波与信号电平进行比较，在双方的电压大致一致时(第2定时)，使比较输出反转。在该第2定时，锁存部108保持VCO 100的逻辑状态作为第2下位相位信号。并且，在该第2定时，上位计数器101停止计数动作，由此，保持逻辑状态作为第2上位计数值。由此，得到与复位电平和信号电平的差分对应的上位计数值。接着，斜波部19停止生成斜波。接着，进行输入到上位计数器101的计数时钟的切换。切换后的计数时钟是下位计数器103的第3比特的输出信号。另外，为了抑制误计数的产生，设上位计数器101的动作模式为数据保护模式来进行计数时钟的切换。然后，运算电路106生成与在锁存部108中保持的第2下位相位信号对应的时钟信号即第2下位计数信号，并输出到下位计数器103。下位计数器103将第2下位计数信号作为计数时钟进行计数。由此，得到与复位电平和信号电平的差分对应的下位计数值即第2下位计数值。在下位计数器103进行计数的期间内，上位计数器101根据下位计数器103中的进位进行计数。如上所述，得到与复位电平和信号电平的差分对应的第2下位计数值和第2上位计数值。通过水平选择部14，经由水平信号线将由第2下位计数值和第2上位计数值构成的数字数据转送到输出部17。接着，使用具体例对图10所示的结构的动作进行说明。在本说明中，对使用3比特的递增计数器电路作为下位计数器103、使用9比特的递增计数器电路作为上位计数器101的情况进行说明。在以下说明中，适当省略与图2所示的结构的动作相同的部分的说明。下面，说明进行第I像素信号和接着的第2像素信号的相减(⑶S处理)的例子。在本例中，进行使用2的补数的二进制数的相减。图11和图12是示出本发明的第2实施方式的相减时的动作的时序图。图11和图12示出各信号的波形。图11示出第I次读出时的各信号的波形，图12示出第2次读出时的各信号的波形。这里，设与第I像素信号的下位相位信号相当的状态为状态2，基于第I像素信号的上位计数值为3，设与第2像素信号的下位相位信号相当的状态为状态7，基于第2像素信号的上位计数值为7。S卩，第I像素信号对应于26( = 2+8X3)，第2像素信号对应于63 ( = 7+8X7)，从第2像素信号减去第I像素信号(⑶S处理)后的值为37。《第I次读出》最初，控制信号CLMODE/CHMODE为L状态，下位计数器103和上位计数器101的动作模式被设定为计数模式。接着，通过控制信号CLRST/CHRST对下位计数器103和上位计数器101的计数值进行复位。同时，通过控制信号LRST对锁存电路D_0 D_7的逻辑状态进行复位。由于控制信号SEL被设定为L状态，所以上位计数器101的计数时钟被设定为锁存部108的锁存电路D_7的输出。因此，在比较处理的结束时刻之前，经由锁存电路0_7和切换部109向上位计数器101输入时钟信号CK7，上位计数器101将时钟信号CK7作为计数时钟进行计数。在比较处理的开始时刻，下位计数器103所保持的值为3’ bOOO，上位计数器101所保持的值为9’b0000_0000_0。利用12比特表现这些值时，为12’b0000_0000_0000。在满足规定条件的第I定时(在所述动作中为从斜波部19提供的斜波和复位电平的比较的第I定时)，控制信号Hold反转，保持该时刻的VCO 100的逻辑状态即时钟信号CKO CK7的状态(第I下位相位信号)。同时，上位计数器101停止计数动作。在该时刻，下位计数器103所保持的值为3’b000，上位 计数器101所保持的值为9’b0000_0001_l (相当于3)。利用12比特表现这些值时，为12’ b0000_0001_1000。接着，控制信号CLMODE/CHMODE成为H状态。由此，下位计数器103和上位计数器101的动作模式成为数据保护模式。然后，控制信号SEL被设定为H状态。该时刻的上位计数器101的计数时钟是下位计数器103的第3比特的输出信号。在该时刻，下位计数器103所保持的值为3’ b000,上位计数器101所保持的值为9’ b0000_0001_l (相当于3)。利用12比特表现这些值时，为12’ b0000_0001_1000。接着，控制信号CLMODE/CHMODE成为L状态。由此，下位计数器103和上位计数器101的动作模式成为计数模式。然后，进行第I下位相位信号的二进制处理。通过第I下位相位信号的二进制处理，从运算电路106向下位计数器103输出计数时钟，下位计数器103进行计数。在本例中，由于下位计数器103的计数值不产生进位，所以上位计数器101的计数值不变化。在第I下位相位信号的二进制处理结束的时刻，下位计数器103所保持的值为3，b010(相当于2)，上位计数器101所保持的值为9’ b0000_0001_l(相当于3)。利用12比特表现这些值时，为12’ b0000_0001_1010。接着，下位计数器103和上位计数器101的计数值被反转。在该时刻，下位计数器103所保持的值为3 ’ b 101 (相当于-3)，上位计数器101所保持的值为9 ’ b 1111_1110_0 (相当于-4)。利用12比特表现这些值时，为12，bllll_1110_0101。在二进制数的相减中，在对值进行反转后，需要加上1，所以下位调整电路104根据控制信号LCNT生成I个脉冲的调整脉冲，并输出到下位计数器103。下位计数器103将调整脉冲作为计数时钟进行计数。通过该计数，上位计数器103的计数值增加I。另外，在本例中，下位计数器103的第3比特的输出信号被输入到上位计数器101，由此，下位计数器103和上位计数器101形成I个计数器电路而进行动作，所以仅下位计数器103进行计数值的调整即可。接着，控制信号CLMODE/CHMODE成为H状态。由此，下位计数器103和上位计数器101的动作模式成为数据保护模式。然后，控制信号SEL被设定为L状态，上位计数器101的计数时钟被设定为锁存部108的锁存电路D_7的输出。在该时刻，下位计数器103所保持的值为3’bll0(相当于-2)，上位计数器101所保持的值为9’bllll_1110_0(相当于-4)。利用12比特表现这些值时，为12’ bllll_1110_0110。《第2次读出》
接着，通过控制信号LRST对锁存电路D_0 D_7进行复位。这里，不进行基于控制信号CLRST/CHRST的下位计数器103和上位计数器101的计数值的复位。然后，控制信号CLMODE/CHMODE成为L状态。由此，下位计数器103和上位计数器101的动作模式成为计数模式。在该时刻，下位计数器103所保持的值为3’bllO (相当于-2)，上位计数器101所保持的值为9’bllll_1110_0(相当于-4)。利用12比特表现这些值时，为12’bllll_1110_0110。在满足规定条件的第2定时(在所述动作中为从斜波部19提供的斜波和信号电平的比较的第2定时)，控制信号Hold反转，保持该时刻的VCO 100的逻辑状态即时钟信号CKO CK7的状态(第2下位相位信号)。同时，上位计数器101停止计数动作。在该时刻，下位计数器103所保持的值为3’ bll0(相 当于-2)，上位计数器101所保持的值为9’ b0000_0001_l(相当于3)。利用12比特表现这些值时，为12’ b0000_0001_1110。接着，控制信号CLMODE/CHMODE成为H状态。由此，下位计数器103和上位计数器101的动作模式成为数据保护模式。然后，控制信号SEL被设定为H状态。该时刻的上位计数器101的计数时钟是下位计数器103的第3比特的输出信号。在该时刻，下位计数器103所保持的值为3’ bll0(相当于-2)，上位计数器101所保持的值为9’ b0000_0001_l (相当于3)。利用12比特表现这些值时，为12，b0000_0001_1110。接着，控制信号CLMODE/CHMODE成为L状态。由此，下位计数器103和上位计数器101的动作模式成为计数模式。然后，进行第2下位相位信号的二进制处理。通过第2下位相位信号的二进制处理，从运算电路106向下位计数器103输出计数时钟，下位计数器103进行计数。在下位计数器103的第3比特的输出从“I”变化为“0”的定时，下位计数器103的计数值产生进位。由于该进位，上位计数器101的计数值加上I。在第2下位相位信号的二进制处理结束的时刻，下位计数器103所保持的值为3’ bl01(相当于5)，上位计数器101所保持的值为9’b0000_0010_0(相当于4)。利用12比特表现这些值时，为12，b0000_0010_0101 (相当于 37)。通过水平选择部14，经由水平信号线将由第2下位计数值和第2上位计数值构成的数字数据转送到输出部17。通过上述动作，得到与第I像素信号和第2像素信号的差分对应的二进制数据。如上所述，根据本实施方式，由于在计数时钟的切换时保护上位计数器101所保持的计数值，所以能够抑制伴随计数时钟的切换而产生误计数。并且，由于下位计数器103和上位计数器101仅具有I种计数模式(在本实施方式中为递增计数模式)即可，所以能够利用简易的电路结构实现AD转换电路。并且，下位调整电路104输出调整脉冲，下位计数器103将调整脉冲作为计数脉冲进行计数，由此，能够与将要该计数之前进行的计数值的反转连动，实现二进制数的相减。(第3实施方式)接着，对本发明的第3实施方式进行说明。除了列AD转换部16以外，本实施方式的摄像装置的结构与图I所示的结构相同。由于除此之外大致相同，所以省略说明。图13是示出本发明的第3实施方式的列AD转换部的一部分结构的框图。为了进一步对图I的列AD转换部16进行说明，图13示出除了比较部110以外而摘录一部分的详细结构的一例。下面，对图13所示的结构进行说明。如图13所示，设有锁存部108、运算电路106、下位计数器103a、103b、判定部105、切换部109、上位计数器101。由于下位计数器103a、103b、判定部105、上位计数器101以外的结构与图2所示的结构相同，所以省略说明。下位计数器103a、103b构成4比特的二进制计数器电路。下位计数器103a对第I比特 第3比特的计数值进行计数，下位计数器103b对第4比特(标志用比特)的计数值进行计数。下位计数器103b是根据在下位计数器103a进行计数时产生的退位进行计数的标志用计数器。另外，在本例中，下位计数器103a的第3比特的反转输出被输入到下位计数器103b。并且，在第I实施方式和 第2实施方式中，用于进行计数值的复位的控制信号CHRST被输入到上位计数器101，但是，在本实施方式中，用于将计数值设置为规定值的控制信号CHSET被输入到上位计数器101。即，本实施方式的上位计数器101具有数据设置功能。判定部105在由控制信号FLAG指定的期间内，根据下位计数器103b的输出信号，判定是否需要进行上位计数值的调整。在判定为需要进行上位计数值的调整的情况下，判定部105将用于进行上位计数值的相减的计数时钟输出到切换部109。由图I的斜波部19、VCO 100、比较部110和图13所示的各结构构成的部分是本发明的AD转换电路的一例。接着，对本例的动作进行说明。下面，对第I次和第2次的各读出动作和此后的相减(⑶S处理)进行详细说明。为了易于说明，设上位计数器101和下位计数器103a、103b的计数模式为递减计数模式，设上位计数器101和下位计数器103a、103b在计数时钟的下降沿的定时进行计数。并且，适当省略与所述动作相同的动作的说明。在第I实施方式和第2实施方式中，在第I次读出时和第2次读出时分别进行计数时钟的切换，但是，在本实施方式中，仅在第2次读出时进行计数时钟的切换。〈第I次读出〉在从任意像素行的单位像素3向垂直信号线13的第I次读出稳定后，斜波部19输出斜波。比较部110对该斜波与复位电平进行比较。其间，上位计数器101将从VCO 100输出的时钟作为计数时钟进行计数。比较部110对从斜波部19提供的斜波与复位电平进行比较，在双方的电压大致一致时(第I定时)，使比较输出反转。在该第I定时，锁存部108保持VCO 100的逻辑状态作为第I下位相位信号。并且，在该第I定时，上位计数器101停止计数动作，由此，保持逻辑状态作为第I上位计数值。接着，斜波部19停止生成斜波。然后，运算电路106生成与在锁存部108中保持的第I下位相位信号对应的时钟信号即第I下位计数信号，输出到下位计数器103a。下位计数器103a将第I下位计数信号作为计数时钟进行计数，下位计数器103b将下位计数器103a的第3比特的输出信号作为计数时钟进行计数。由此，得到第I下位计数值。接着，构成下位计数器103a、103b所保持的第I下位计数值和上位计数器101所保持的第I上位计数值的各比特的值被反转。〈第2次读出〉接着，在第2次读出时，读出与每个单位像素3的入射光量对应的信号电平，进行与第I次读出相同的动作。在从任意像素行的单位像素3向垂直信号线13的第2次读出稳定后，斜波部19输出斜波。比较部110对该斜波与信号电平进行比较。其间，上位计数器101将从VCO 100输出的时钟作为计数时钟进行计数。
比较部110对从斜波部19提供的斜波与信号电平进行比较，在双方的电压大致一致时(第2定时)，使比较输出反转。在该第2定时，锁存部108保持VCO 100的逻辑状态作为第2下位相位信号。并且，在该第2定时，上位计数器101停止计数动作，由此，保持逻辑状态作为第2上位计数值。由此，得到与复位电平和信号电平的差分对应的上位计数值。接着，斜波部19停止生成斜波。然后，运算电路106生成与在锁存部108中保持的第2下位相位信号对应的时钟信号即第2下位计数信号，并输出到下位计数器103a。下位计数器103a将第2下位计数信号作为计数时钟进行计数，下位计数器103b将下位计数器103a的第3比特的输出信号作为计数时钟进行计数。由此，得到与复位电平和信号电平的差分对应的下位计数值即第2下位计数值。接着，进行输入到上位计数器101的计数时钟的切换。切换后的计数时钟是基于下位计数器103b的输出信号的判 定部105的输出信号。另外，为了抑制误计数的产生，设上位计数器101的动作模式为数据保护模式来进行计数时钟的切换。在下位计数器103b的输出信号为H状态的情况下，判定部105输出计数时钟，在下位计数器103b的输出信号为L状态的情况下，判定部105不输出计数时钟。在从判定部105输出计数时钟的情况下，上位计数器101的上位计数值减去I。如上所述，得到与复位电平和信号电平的差分对应的第2下位计数值和第2上位计数值。最后，构成下位计数器103a、103b所保持的第2下位计数值和上位计数器101所保持的第2上位计数值的各比特的值被反转，通过水平选择部14，经由水平信号线将由第2下位计数值和第2上位计数值构成的数字数据转送到输出部17。接着，使用具体例对图13所示的结构的动作进行说明。在本说明中，对使用合计4比特的递减计数器电路作为下位计数器103a、103b、使用9比特的递减计数器电路作为上位计数器101的情况进行说明。在以下说明中，将下位计数器103a、103b的输出表记为例如“
000”。“
”表示下位计数器103b的输出，“000”表示下位计数器103a的输出。在以下说明中，适当省略与图2所示的结构的动作相同的部分的说明。下面，说明进行第I像素信号和接着的第2像素信号的相减(⑶S处理)的例子。在本例中，进行使用2的补数的二进制数的相减。图14和图15是示出本发明的第3实施方式的相减时的动作的时序图。图14和图15不出各信号的波形。图14不出第I次读出时的各信号的波形，图15示出第2次读出时的各信号的波形。这里，设与第I像素信号的下位相位信号相当的状态为状态7，基于第I像素信号的上位计数值为3，设与第2像素信号的下位相位信号相当的状态为状态7，基于第2像素信号的上位计数值为7。S卩，第I像素信号对应于31 ( = 7+8X3)，第2像素信号对应于63 ( = 7+8X7)，从第2像素信号减去第I像素信号(⑶S处理)后的值为32。《第I次读出》最初，控制信号CLMODE/CHMODE为L状态，下位计数器103a、103b和上位计数器101的动作模式被设定为计数模式。接着，通过控制信号CLRST对下位计数器103a、103b的计数值进行复位。并且，通过控制信号CHSET将上位计数器101的计数值设置成规定值(该情况下为9’bllll_llll_l)。同时，通过控制信号LRST对锁存电路D_0 D_7的逻辑状态进行复位。由于控制信号SEL被设定为L状态，所以上位计数器101的计数时钟被设定为锁存部108的锁存电路D_7的输出。因此，在比较处理的结束时刻之前，经由锁存电路0_7和切换部109对上位计数器101输入时钟信号CK7，上位计数器101将时钟信号CK7作为计数时钟进行计数。在比较处理的开始时刻，下位计数器103a、103b所保持的值为3’b
000，上位计数器101所保持的值为9’bllll_llll_l(相当于-I)。利用12比特表现这些值时，为 12， bllll_llll_1000。 在满足规定条件的第I定时(在所述动作中为从斜波部19提供的斜波和复位电平的比较的第I定时)，控制信号Hold反转，保持该时刻的VCO 100的逻辑状态即时钟信号CKO CK7的状态(第I下位相位信号)。同时，上位计数器101停止计数动作。在该时刻，下位计数器103a、103b所保持的值为3’ b
000，上位计数器101所保持的值为9’bllll_1110_0(相当于-4)。利用12比特表现这些值时，为12’bllll_1110_0000。接着，进行第I下位相位信号的二进制处理。通过第I下位相位信号的二进制处理，从运算电路106向下位计数器103a输出计数时钟，下位计数器103a进行计数。在本例中，下位计数器103a的第3比特的反转输出被输入到下位计数器103b。在下位计数器103a的第3比特的输出从“0”变化为“I”的定时，下位计数器103a的第3比特的反转输出从“I”变化为“0”，下位计数器103a的计数值产生退位。由于该退位，下位计数器103b的计数值减去I。在第I下位相位信号的二进制处理结束的时刻，下位计数器103a、103b所保持的值为3’ b[l]001(相当于-7)，上位计数器101所保持的值为9’ bllll_1110_0(相当于-4)。利用12比特表现这些值时，为12’ bllll_1110_0001。接着，下位计数器103a、103b和上位计数器101的计数值被反转。在该时刻，下位计数器103a、103b所保持的值为3’ b
110(相当于6)，上位计数器101所保持的值为9’ b0000_0001_l(相当于3)。利用12比特表现这些值时，为12’ b0000_0001_1110。在二进制数的相减中，在对值进行反转后，需要加上1，但是，如后所述，在第2次读出时也对值进行反转，所以，各反转后加上I而导致的值的变化被抵消。因此，在本例中，在对值进行反转后不加I。接着，控制信号CLMODE/CHMODE成为H状态。由此，下位计数器103a、103b和上位计数器101的动作模式成为数据保护模式。《第2次读出》接着，通过控制信号LRST对锁存电路D_0 D_7进行复位。这里，不进行基于控制信号CLRST的下位计数器103a、103b的计数值的复位和基于控制信号CHSET的上位计数器101的计数值的设置。然后，控制信号CLMODE/CHMODE成为L状态。由此，下位计数器103a、103b和上位计数器101的动作模式成为计数模式。在该时刻，下位计数器103a、103b所保持的值为3’ b
110(相当于6)，上位计数器101所保持的值为9，b0000_0001_l (相当于3)。利用12比特表现这些值时，为12’ b0000_0001_1110。在满足规定条件的第2定时(在所述动作中为从斜波部19提供的斜波和信号电平的比较的第2定时)，控制信号Hold反转，保持该时刻的VCO 100的逻辑状态即时钟信号CKO CK7的状态(第2下位相位信号)。同时，上位计数器101停止计数动作。在该时亥丨J，下位计数器103a、103b所保持的值为3’b
110(相当于6)，上位计数器101所保持的值为9’bllll_1110_0(相当于-4)。利用12比特表现这些值时，为12’bllll_1110_0110。然后，进行第2下位相位信号的二进制处理。通过第2下位相位信号的二进制处理，从运算电路106向下位计数器103a输出计数时钟，下位计数器103a进行计数。在本例中，下位计数器103a的第3比特的反 转输出被输入到下位计数器103b。在下位计数器103a的第3比特的输出从“0”变化为“I”的定时，下位计数器103a的第3比特的反转输出从“I”变化为“0”，下位计数器103a的计数值产生退位。由于该退位，下位计数器103b的计数值减去I。在第2下位相位信号的二进制处理结束的时刻，下位计数器103a、103b所保持的值为3，b[l]lll(相当于-1)，上位计数器101所保持的值为9，bllll_1110_0(相当于-4)。利用12比特表现这些值时，成为12’ bllll_1110_0111。接着，进行判定部105的判定和上位计数值的相减。在下位计数器103b的计数值为I的情况下，判定部105输出计数时钟，在下位计数器103b的计数值为0的情况下，判定部105不输出计数时钟。首先，控制信号CLMODE/CHMODE成为H状态。由此，下位计数器103a、103b和上位计数器101的动作模式成为数据保护模式。然后，控制信号SEL被设定为H状态。该时刻的上位计数器101的计数时钟是判定部105的输出信号。在该时刻，下位计数器103a、103b所保持的值为3’b[l] 111 (相当于-I)，上位计数器101所保持的值为9’ bllll_1110_0(相当于-4)。利用12比特表现这些值时，为12’ bllll_1110_0111o接着，控制信号CLMODE/CHMODE为L状态，下位计数器103a、103b和上位计数器101的动作模式被设定为计数模式。由于下位计数器103b的计数值为1，所以判定部105输出计数时钟。上位计数器101根据该计数时钟进行计数。通过该计数，上位计数器101的计数值减少I。在该时刻，下位计数器103a、103b所保持的值为3’b [I] 111 (相当于-I)，上位计数器101所保持的值为9’bllll_1101_l(相当于-5)。利用12比特表现这些值时，为12， bllll_1101_llll。如上所述，由于下位计数器103a、103b和上位计数器101的计数值为负数，所以下位计数器103a、103b和上位计数器101的计数值被反转(图15中省略)。在该时刻，下位计数器103a、103b所保持的值为3’ b
000(相当于0)，上位计数器101所保持的值为9’b0000_0010_0(相当于4)。利用12比特表现这些值时，为12’b0000_0010_0000 (相当于32)。在二进制数的相减中，在对值进行反转后，需要加上1，但是，如上所述，由于在第I次读出时也对值进行反转，所以各反转后加上I而导致的值的变化被抵消。因此，在本例中，在对值进行反转后不加I。通过水平选择部14，经由水平信号线将由第2下位计数值和第2上位计数值构成的数字数据转送到输出部17。通过上述动作，得到与第I像素信号和第2像素信号的差分对应的二进制数据。接着，在本例中，对最初将上位计数器101的计数值设置成规定值的理由进行说明。在最初对上位计数器101的计数值进行复位后进行计数时的动作如下所述。在以下说明中，与上述说明同样，设与第I像素信号的下位相位信号相当的状态为状态7，基于第I像素信号的上位计数值为3，设与第2像素信号的下位相位信号相当的状态为状态7，基于第2像素信号的上位计数值为7。S卩，第I像素信号对应于31 ( = 7+8X3)，第2像素信号对应于63( = 7+8X7)，从第2像素信号减去第I像素信号(⑶S处理)后的值为32。另外，在以下说明中，适当省略与上述说明相同的部分的说明。并且，设上位计数器101也具有复位功能来进行说明。《第I次读出》
第I次读出中的动作与上述动作相同。但是，由于最初对上位计数器101的计数值进行复位，所以上位计数器101的计数值与上述动作中的计数值不同。在第I次读出的结束时刻，下位计数器103a、103b所保持的 值为3’b
110 (相当于6)，上位计数器101所保持的值为9’b0000_0001_0(相当于2)。利用12比特表现这些值时，为12’b0000_0001_0110。《第2次读出》在第2次读出中，对输入到上位计数器101的计数时钟进行切换之前的动作与上述动作相同。但是，由于最初对上位计数器101的计数值进行复位，所以上位计数器101的计数值与上述动作中的计数值不同。在进行计数时钟的切换的时刻，下位计数器103a、103b所保持的值为3’b [I] 111 (相当于-I)，上位计数器101所保持的值为9’bllll_1101_l (相当于-5)。利用12比特表现这些值时，为12’ bllll_1101_llll。然后，需要根据下位计数器103b的计数值进行上位计数值的调整。在上位计数值的调整后，进行下位计数值和上位计数值的反转，但是，需要使该反转后的下位计数值成为正数。即，需要使反转后的下位计数器103b的计数值为O、即反转前的下位计数器103b的计数值为I。由于在反转后的下位计数器103b的计数值为I的情况下，需要从上位计数器101的计数值中减去1，所以在反转前的下位计数器103b的计数值为0的情况下，需要在上位计数器101的计数值中加上I。并且，在反转前的下位计数器103b的计数值为I的情况下，不需要对上位计数器101的计数值进行调整。如上所述，进行判定部105的判定和上位计数值的相加。在下位计数器103b的计数值为0的情况下，判定部105输出相加用的计数时钟，在下位计数器103b的计数值为I的情况下，判定部105不输出计数时钟。在本例的情况下，由于下位计数器103b的计数值为1，所以判定部105不输出计数时钟。因此，即使上位计数器101的计数时钟被切换为判定部105的输出信号，上位计数器101的计数值也不变化。在该时刻，下位计数器103a、103b所保持的值为3’b [I] 111 (相当于-I)，上位计数器101所保持的值为9’ bllll_1101_l (相当于-5)。利用12比特表现这些值时，为 12，bllll_1101_llll。接着，下位计数器103a、103b和上位计数器101的计数值被反转。在该时刻，下位计数器103a、103b所保持的值为3’ 13
000(相当于0)，上位计数器101所保持的值为9，b0000_0010_0(相当于4)。利用12比特表现这些值时，为12，b0000_0010_0000 (相当于32)。其结果与所述结果相同。在本例中，不进行用于调整上位计数器101的计数值的相加。但是，在需要调整上位计数器101的计数值的情况下，在本例中，由于上位计数器101在递减计数模式下进行计数，所以无法进行用于调整计数值的相加。下面，说明需要进行用于调整上位计数器101的计数值的相加的例子。在以下说明中，设与第I像素信号的下位相位信号相当的状态为状态7，基于第I像素信号的上位计数值为3，设与第2像素信号的下位相位信号相当的状态为状态1，基于第2像素信号的上位计数值为7。即，第I像素信号对应于31 ( = 7+8X3)，第2像素信号对应于57( = 1+8X 7)，从第2像素信号减去第I像素信号(⑶S处理)后的值为26。另外，在以下说明中，适当省略与上述说明相同的部分的说明。并且，设上位计数器101也具有复位功能来进行说明。
《第I次读出》第I次读出中的动作与上述动作相同。在第I次读出的结束时刻，下位计数器103a、103b所保持的值为3’ b
110(相当于6)，上位计数器101所保持的值为9’ b0000_0001_0(相当于2)。利用12比特表现这些值时，为12’ b0000_0001_0110o
《第2次读出》在第2次读出中，对输入到上位计数器101的计数时钟进行切换之前的动作与上述动作相同。在进行计数时钟的切换的时刻，下位计数器103a、103b所保持的值为3’b
101 (相当于5)，上位计数器101所保持的值为9’bllll_1101_l (相当于-5)。利用12比特表现这些值时，为12，bllll_1101_1101。然后，需要根据下位计数器103b的计数值进行上位计数值的调整。如上所述，在下位计数器103b的计数值为0的情况下，判定部105输出相加用的计数时钟，在下位计数器103b的计数值为I的情况下，判定部105不输出计数时钟。在本例的情况下，由于下位计数器103b的计数值为0，所以判定部105输出计数时钟。假设上位计数器101根据该计数时钟进行相加。在该时刻，下位计数器103a、103b所保持的值为3’ b
101 (相当于5)，上位计数器101所保持的值为9，bllll_1110_0 (相当于-4)。利用12比特表现这些值时，为12，bllll_1110_0101。接着,下位计数器103a、103b和上位计数器101的计数值被反转。在该时刻，下位计数器103a、103b所保持的值为3’b [I] 010 (正数，相当于2)，上位计数器101所保持的值为9’ b0000_0001_l(相当于3)。利用12比特表现这些值时，为12，b0000_0001_1010 (相当于26)。在本例中，假设上位计数器101根据来自判定部105的计数时钟进行相加，但是，实际上由于上位计数器101在递减计数模式下进行计数，所以无法进行用于调整计数值的相加。因此，在本实施方式中，上位计数器101的计数值的初始值被设定为从复位时的值中减去I而得到的值。如上所述，在第2次读出中的反转前的下位计数器103b的计数值为0的情况下，需要在上位计数器101的计数值中加上1，在反转前的下位计数器103b的计数值为I的情况下，不需要调整上位计数器101的计数值。另一方面，在将上位计数器101的计数值的初始值设定为从复位时的值中减去I而得到的值并开始动作的情况下，在第I次读出时，在上位计数器101的计数值被反转后的第2次读出的开始时刻，上位计数器101的计数值成为多余加上I的状态。即，在第2次读出的开始时刻，需要将上位计数器101的计数值减去I。因此，在将上位计数器101的计数值的初始值设定为从复位时的值中减去I而得到的值并开始动作后，在第2次读出中的反转前的下位计数器103b的计数值为0的情况下，不需要调整上位计数值，在第2次读出中的反转前的下位计数器103b的计数值为I的情况下，需要将上位计数值减去I。另外，在本例中，将上位计数器101的计数值的初始值设定为从复位时的值中减去I而得到的值，但是，也可以取而代之，设上位计数器101的计数值的初始值为复位时的值，在第2次读出时，在进行计数值的反转后，将上位计数器101的计数值减去I。这里，根据相减(CDS处理)的次数来设定上位计数器101的计数值的初始值。并且，在上述中，在进行下位计数器103a、103b的计数值的反转时，进行标志用比特即下位计数器103b的计数值的反转，但是，也可以不进行下位计数器103b的计数值的反转。在不进行下位计数器103b的计数值的反转的情况下，与上述相反地变更基于下位计数器103b的计数值的判定部105的判定基准即可。如上所述，根据本实施方 式，由于在计数时钟的切换时保护上位计数器101所保持的计数值，所以能够抑制伴随计数时钟的切换而产生误计数。并且，由于下位计数器103a、103b和上位计数器101仅具有I种计数模式(在本实施方式中为递减计数模式)即可，所以能够利用简易的电路结构实现AD转换电路。并且，通过最初将上位计数器101的计数值设置成规定值，不进行计数模式的变更就能够进行与下位计数器103a、103b的计数值的退位对应的上位计数器101的计数值的调整。(第4实施方式)接着，对本发明的第4实施方式进行说明。除了列AD转换部16以外，本实施方式的摄像装置的结构与图I所示的结构相同。由于除此之外大致相同，所以省略说明。并且，在本实施方式的列AD转换部16中，由于除了比较部110以外而摘录一部分的详细结构与图13所示的结构相同，所以省略说明。接着，对本例的动作进行说明。下面，对第I次和第2次的各读出动作和此后的相减(CDS处理)进行详细说明。为了易于说明，设上位计数器101的计数模式为递增计数模式，下位计数器103a、103b的计数模式为递减计数模式，设上位计数器101和下位计数器103a、103b在计数时钟的下降沿的定时进行计数。与第3实施方式同样，在本实施方式中，仅在第2次读出时进行计数时钟的切换。由于本实施方式的概略动作与第3实施方式中说明的概略动作相同，所以省略说明。接着，使用具体例对图13所示的结构的动作进行说明。在本说明中，对使用合计4比特的递减计数器电路作为下位计数器103a、103b、使用9比特的递减计数器电路作为上位计数器101的情况进行说明。在以下说明中，适当省略与图2所示的结构的动作相同的部分的说明。下面，说明进行第I像素信号和接着的第2像素信号的相减(⑶S处理)的例子。在本例中，进行使用2的补数的二进制数的相减。图16和图17是示出本发明的第4实施方式的相减时的动作的时序图。图16和图17不出各信号的波形。图16不出第I次读出时的各信号的波形，图17示出第2次读出时的各信号的波形。这里，设与第I像素信号的下位相位信号相当的状态为状态7，基于第I像素信号的上位计数值为3，设与第2像素信号的下位相位信号相当的状态为状态7，基于第2像素信号的上位计数值为7。S卩，第I像素信号对应于31 ( = 7+8X3)，第2像素信号对应于63 ( = 7+8X7)，从第2像素信号减去第I像素信号(⑶S处理)后的值为32。《第I次读出》最初，控制信号CLMODE/CHMODE为L状态，下位计数器103a、103b和上位计数器101的动作模式被设定为计数模式。接着，通过控制信号CLRST对下位计数器103a、103b的计数值进行复位。并且，通过控制信号CHSET将上位计数器101的计数值设置成规定值(该情况下为9’ b0000_0000_0)。同时，通过控制信号LRST对锁存电路D_0 D_7的逻辑状态进行复位。由于控制信号SEL被设定为L状态，所以上位计数器101的计数时钟被设定为锁存部108的锁存电路D_7的输出。因此，在比较处理的结束时刻之前，经由锁存电路D_7和切换部109向上位计数器101输入时钟信号CK7，上位计数器101将时钟信号CK7作为计数时钟进行计数。在比较处理的开始时刻，下位计数器103a、103b所保持的值为3’ b
000，上位计数器101所 保持的值为9’ b0000_0000_0。利用12比特表现这些值时，为12’ b0000_0000_0000o另外，在本例中，也可以进行上位计数器101的计数值的复位。在满足规定条件的第I定时(在所述动作中为从斜波部19提供的斜波和复位电平的比较的第I定时)，控制信号Hold反转，保持该时刻的VCO 100的逻辑状态即时钟信号CKO CK7的状态(第I下位相位信号)。同时，上位计数器101停止计数动作。在该时刻，下位计数器103a、103b所保持的值为3’ b
000，上位计数器101所保持的值为9’ b0000_0001_l (相当于3)。利用12比特表现这些值时，为12’ b0000_0001_1000。接着，进行第I下位相位信号的二进制处理。通过第I下位相位信号的二进制处理，从运算电路106向下位计数器103a输出计数时钟，下位计数器103a进行计数。在本例中，下位计数器103a的第3比特的反转输出被输入到下位计数器103b。在下位计数器103a的第3比特的输出从“0”变化为“I”的定时，下位计数器103a的第3比特的反转输出从“I”变化为“0”，下位计数器103a的计数值产生退位。由于该退位，下位计数器103b的计数值减去I。在第I下位相位信号的二进制处理结束的时刻，下位计数器103a、103b所保持的值为3’b [I] 001 (相当于-7)，上位计数器101所保持的值为9’b0000_0001_l (相当于3)。利用12比特表现这些值时，为12，b0000_0001_1001。接着，下位计数器103a、103b和上位计数器101的计数值被反转。在该时刻，下位计数器103a、103b所保持的值为3’ b
110(相当于6)，上位计数器101所保持的值为9’bllll_1110_0(相当于-4)。利用12比特表现这些值时，为12’bllll_1110_0110。在本例中，与第3实施方式同样，在对值进行反转后不加I。接着，控制信号CLMODE/CHMODE成为H状态。由此，下位计数器103a、103b和上位计数器101的动作模式成为数据保护模式。《第2次读出》接着，通过控制信号LRST对锁存电路D_0 D_7进行复位。这里，不进行基于控制信号CLRST的下位计数器103a、103b的计数值的复位和基于控制信号CHSET的上位计数器101的计数值的设置。然后，控制信号CLMODE/CHMODE成为L状态。由此，下位计数器103a、103b和上位计数器101的动作模式成为计数模式。在该时刻，下位计数器103a、103b所保持的值为3’ b
110 (相当于6)，上位计数器101所保持的值为9’ bllll_1110_0 (相当于-4)。利用12比特表现这些值时，为12’ bllll_1110_0110。在满足规定条件的第2定时(在所述动作中为从斜波部19提供的斜波和信号电平的比较的第2定时)，控制信号Hold反转，保持该时刻的VCO 100的逻辑状态即时钟信号CKO CK7的状态(第2下位相位信号)。同时，上位计数器101停止计数动作。在该时亥丨J，下位计数器103a、103b所保持的值为3’b
110 (相当于6)，上位计数器101所保持的值为9’ b0000_0001_l (相当于3)。利用12比特表现这些值时，为12’ b0000_0001_1110。然后，进行第2下位相位信号的二进制处理。通过第2下位相位信号的二进制处理，从运算电路106向下位计数器103a输出计数时钟，下位计数器103a进行计数。在本例中，下位计数器103a的第3比特的反转输出被输入到下位计数器103b。在下位计数器103a的第3比特的输出从“0”变化为“I”的定时，下位计数器103a的第3比特的反转输出从“I”变化为“0”，下位计数器103a的计数值产生退位。由于该退位，下位计数器103b的计数值减去I。在第2下位相位信号的二进制处理结束的时刻，下位计数器103a、103b所保持的值为3’b [I] 111 (相当于-I)，上位计数器101所保持的值为9’b0000_0001_l (相当于3)。利用12比特表现这些值时，为12’ b0000_0001_llll。
然后，需要根据下位计数器103b的计数值进行上位计数值的调整。在本例中，在下位计数器103b的计数值为I的情况下，需要在上位计数器101的计数值中加上I。并且，在反转前的下位计数器103b的计数值为0的情况下，不需要对上位计数器101的计数值进
行调整。如上所述，进行判定部105的判定和上位计数值的相加。在下位计数器103b的计数值为I的情况下，判定部105输出相加用的计数时钟，在下位计数器103b的计数值为0的情况下，判定部105不输出计数时钟。在本例的情况下，由于下位计数器103b的计数值为1，所以判定部105输出计数时钟。因此，当上位计数器101的计数时钟被切换为判定部105的输出信号时，上位计数器101的计数值增加I。在该时刻，下位计数器103a、103b所保持的值为3’b[l]lll(相当于-I)，上位计数器101所保持的值为9’b0000_0010_0 (相当于4)。利用12比特表现这些值时，为 12，b0000_0010_0111。如上所述，由于下位计数器103a、103b的计数值为负数，所以仅下位计数器103a、103b的计数值被反转(图17中省略)。在该时刻，下位计数器103a、103b所保持的值为3，b
000(相当于0)，上位计数器101所保持的值为9，b0000_0010_0(相当于4)。利用12比特表现这些值时，为12’b0000_0010_0000(相当于32)。在二进制数的相减中，在对值进行反转后，需要加上1，但是，如上所述，由于在第I次读出时也对值进行反转，所以各反转后加上I而导致的值的变化被抵消。因此，在本例中，关于下位计数值，在对值进行反转后不加I。通过水平选择部14，经由水平信号线将由第2下位计数值和第2上位计数值构成的数字数据转送到输出部17。通过上述动作，得到与第I像素信号和第2像素信号的差分对应的二进制数据。另外，在上述中，在进行下位计数器103a、103b的计数值的反转时，进行标志用比特即下位计数器103b的计数值的反转，但是，也可以不进行下位计数器103b的计数值的反转。在不进行下位计数器103b的计数值的反转的情况下，与上述相反地变更基于下位计数器103b的计数值的判定部105的判定基准即可。如上所述，根据本实施方式，由于在计数时钟的切换时保护上位计数器101所保持的计数值，所以能够抑制伴随计数时钟的切换而产生误计数。并且，由于下位计数器103a、103b和上位计数器101仅具有I种计数模式(在本实施方式中，下位计数器103a、103b为递减计数模式，上位计数器101为上位计数模式)即可，所以能够利用简易的电路结构实现AD转换电路。(第5实施方式)接着，对本发明的第5实施方式进行说明。除了列AD转换部16以外，本实施方式的摄像装置的结构与图I所示的结构相同。由于除此之外大致相同，所以省略说明。图18是示出本发明的第5实施方式的列AD转换部的一部分结构的框图。为了进一步对图I的列AD转换部16进行说明，图18示出除了比较部110以外而摘录一部分的详细结构的一例。下面，对图13所示的结构进行说明。如图13所示，设有锁存部108、运算电路106、下位调整电路104、下位计数器10 3a、103b、判定部105、切换部109、上位调整电路102、上位计数器101。由于下位调整电路104、下位计数器103a、103b、判定部105、上位调整电路102、上位计数器101以外的结构与图2所示的结构相同，所以省略说明。下位计数器103a、103b构成4比特的二进制计数器电路。下位计数器103a对第I比特 第3比特的计数值进行计数，下位计数器103b对第4比特的计数值进行计数。下位计数器103b是根据在下位计数器103a进行计数时产生的进位来进行计数的标志用计数器。另外，在本例中，下位计数器103a的第3比特的反转输出被输入到下位计数器103b。并且，在第I实施方式和第2实施方式中，用于进行计数值的复位的控制信号CHRST被输入到上位计数器101，但是，在本实施方式中，用于将计数值设置为规定值的控制信号CHSET被输入到上位计数器101。即，本实施方式的上位计数器101具有数据设置功能。下位调整电路104构成下位调整部，在下位计数器103所保持的值被反转后，根据控制信号LCNT，生成用于对该值进行调整的调整脉冲，并输出到下位计数器103。上位调整电路102构成上位调整部，在上位计数器101所保持的值被反转后，根据控制信号HCNT，生成用于对该值进行调整的调整脉冲，并输出到上位计数器101。判定部105在由控制信号FLAG指定的期间内，根据下位计数器103b的输出信号，判定是否需要进行上位计数值的调整。在判定为需要进行上位计数值的调整的情况下，判定部105将用于进行上位计数值的相加的计数时钟输出到切换部109。由图I的斜波部19、VCO 100、比较部110和图18所示的各结构构成的部分是本发明的AD转换电路的一例。接着，对本例的动作进行说明。下面，对第I次和第2次的各读出动作和此后的相减(⑶S处理)进行详细说明。为了易于说明，设上位计数器101和下位计数器103a、103b的计数模式为递增计数模式，设上位计数器101和下位计数器103a、103b在计数时钟的下降沿的定时进行计数。并且，适当省略与所述动作相同的动作的说明。与第3实施方式同样，在本实施方式中，仅在第2次读出时进行计数时钟的切换。〈第I次读出〉在从任意像素行的单位像素3向垂直信号线13的第I次读出稳定后，斜波部19输出斜波。比较部110对该斜波与复位电平进行比较。其间，上位计数器101将从VCO 100输出的时钟作为计数时钟进行计数。比较部110对从斜波部19提供的斜波与复位电平进行比较，在双方的电压大致一致时(第I定时)，使比较输出反转。在该第I定时，锁存部108保持VCO 100的逻辑状态作为第I下位相位信号。并且，在该第I定时，上位计数器101停止计数动作，由此，保持逻辑状态作为第I上位计数值。接着，斜波部19停止生成斜波。然后，运算电路106生成与在锁存部108中保持的第I下位相位信号对应的时钟信号即第I下位计数信号，并输出到下位计数器103a、103b。下位计数器103a、103b将第I下位计数信号作为计数时钟进行计数。由此，得到第I下位计数值。接着，构成下位计数器103a、103b所保持的第I下位计数值和上位计数器101所保持的第I上位计数值的各比特的值被反转。接着，下位调整电路104生成调整脉冲并输出到下位计数器103a、103b，并且，上位调整电路102生成调整脉冲并输出到上位计数器101。下位计数器103a、103b和上位计数器101将各个调整脉冲作为计数时钟进行计数。〈第2次读出〉
接着，在第2次读出时，读出与每个单位像素3的入射光量对应的信号电平，进行与第I次读出相同的动作。在从任意像素行的单位像素3向垂直信号线13的第2次读出稳定后，斜波部19输出斜波。比较部110对该斜波与信号电平进行比较。其间，上位计数器101将从VCO 100输出的时钟作为计数时钟进行计数。比较部110对从斜波部19提供的斜波与信号电平进行比较，在双方的电压大致一致时(第2定时)，使比较输出反转。在该第2定时，锁存部108保持VCO 100的逻辑状态作为第2下位相位信号。并且，在该第2定时，上位计数器101停止计数动作，由此，保持逻辑状态作为第2上位计数值。由此，得到与复位电平和信号电平的差分对应的上位计数值。接着，斜波部19停止生成斜波。然后，运算电路106生成与在锁存部108中保持的第2下位相位信号对应的时钟信号即第2下位计数信号，并输出到下位计数器103a、103b。下位计数器103a、103b将第2下位计数信号作为计数时钟进行计数。由此，得到与复位电平和信号电平的差分对应的下位计数值即第2下位计数值。在下位计数器103103a、103b进行计数的期间内，上位计数器101根据下位计数器103103a、103b中的进位进行计数。接着，对输入到上位计数器101的计数时钟进行切换。切换后的计数时钟是基于下位计数器103b的输出信号的判定部105的输出信号。另外，为了抑制误计数的产生，设上位计数器101的动作模式为数据保护模式来进行计数时钟的切换。在下位计数器103b的输出信号为L状态的情况下，判定部105输出计数时钟，在下位计数器103b的输出信号为H状态的情况下，判定部105不输出计数时钟。在从判定部105输出计数时钟的情况下，上位计数器101的上位计数值加上I。如上所述，得到与复位电平和信号电平的差分对应的第2下位计数值和第2上位计数值。通过水平选择部14，经由水平信号线将由第2下位计数值和第2上位计数值构成的数字数据转送到输出部17。接着，使用具体例对图18所示的结构的动作进行说明。在本说明中，对使用合计4比特的递增计数器电路作为下位计数器103a、103b、使用9比特的递增计数器电路作为上位计数器101的情况进行说明。在以下说明中，适当省略与图2所示的结构的动作相同的部分的说明。下面，说明进行第I像素信号和接着的第2像素信号的相减(⑶S处理)的例子。在本例中，进行使用2的补数的二进制数的相减。图19和图20是示出本发明的第5实施方式的相减时的动作的时序图。图19和图20不出各信号的波形。图19不出第I次读出时的各信号的波形，图20示出第2次读出时的各信号的波形。这里，设与第I像素信号的下位相位信号相当的状态为状态7，基于第I像素信号的上位计数值为3，设与第2像素信号的下位相位信号相当的状态为状态7，基于第2像素信号的上位计数值为7。S卩，第I像素信号对应于31 ( = 7+8X3)，第2像素信号对应于63 ( = 7+8X7)，从第2像素信号减去第I像素信号(⑶S处理)后的值为32。《第I次读出》最初，控制信号CLMODE/CHMODE为L状态，下位计数器103a、103b和上位计数器101的动作模式被设定为计数模式。接着，通过控制信号CLRST对下位计数器103a、103b的计数值进行复位。并且，通过控制信号CHSET将上位计数器101的计数值设置成规定值(该情况下为9’ b0000_0000_l)。同时，通过控制信号LRST对锁存电路D_0 D_7的逻辑状态进行复位。由于控制信号SEL被设定为L状态，所以上位计数器101的计数时钟被设定为锁存部108的锁存电路D_7的输出 。因此，在比较处理的结束时刻之前，经由锁存电路D_7和切换部109向上位计数器101输入时钟信号CK7，上位计数器101将时钟信号CK7作为计数时钟进行计数。在比较处理的开始时刻，下位计数器103a、103b所保持的值为3’ b
000，上位计数器101所保持的值为9’ b0000_0000_lo利用12比特表现这些值时，为 12， b0000_0000_1000。在满足规定条件的第I定时(在所述动作中为从斜波部19提供的斜波和复位电平的比较的第I定时)，控制信号Hold反转，保持该时刻的VCO 100的逻辑状态即时钟信号CKO CK7的状态(第I下位相位信号)。同时，上位计数器101停止计数动作。在该时刻，下位计数器103a、103b所保持的值为3’ b
000，上位计数器101所保持的值为9，b0000_0010_0(相当于4)。利用12比特表现这些值时，为12，b0000_0010_0000。接着，进行第I下位相位信号的二进制处理。通过第I下位相位信号的二进制处理，从运算电路106向下位计数器103a输出计数时钟，下位计数器103a进行计数。在本例中，下位计数器103的计数值不产生进位。在第I下位相位信号的二进制处理结束的时刻，下位计数器103a、103b所保持的值为3’ b
111 (相当于7)，上位计数器101所保持的值为9，b0000_0010_0(相当于4)。利用12比特表现这些值时，为12，b0000_0010_0111。接着，下位计数器103a、103b和上位计数器101的计数值被反转。在该时刻，下位计数器103a、103b所保持的值为3’ b[l]000(相当于-8)，上位计数器101所保持的值为9，bllll_1101_l(相当于-5)。利用12比特表现这些值时，为12，bllll_1101_1000。在二进制数的相减中，由于在对值进行反转后，需要加上1，所以下位调整电路104根据控制信号LCNT生成I个脉冲的调整脉冲，并输出到下位计数器103a、103b。下位计数器103a、103b将调整脉冲作为计数时钟进行计数。并且，上位调整电路102根据控制信号HCNT生成I个脉冲的调整脉冲，并输出到上位计数器101。上位计数器101将调整脉冲作为计数时钟进行计数。通过该计数，上位计数器101的计数值增加I。在该时刻，下位计数器103a、103b所保持的值为3’ b[I]001 (相当于_7)，上位计数器101所保持的值为9’bllll_1110_0(相当于-4)。利用12比特表现这些值时，为12’bllll_1110_0001。另外，在本例中，由于下位计数器103a、103b和上位计数器101作为单独的计数器电路进行动作，所以与第2实施方式不同，针对下位计数器103a、103b和上位计数器101的双方进行计数值的调整。接着，控制信号CLMODE/CHMODE成为H状态。由此，下位计数器103a、103b和上位计数器101的动作模式成为数据保护模式。《第2次读出》接着，通过控制信号LRST对锁存电路D_0 D_7进行复位。这里，不进行基于控制信号CLRST的下位计数器103a、103b的计数值的复位和基于控制信号CHSET的上位计数器101的计数值的设置。然后，控制信号CLMODE/CHMODE成为L状态。由此，下位计数器103a、103b和上位计数器101的动作模式成为计数模式。在该时刻，下位计数器103a、103b所保持的值为3 ’ b [ I] OOI (相当于-7)，上位计数器101所保持的值为9 ’ b 1111_1110_0 (相当于-4)。利用12比特表现这些值时，为12’ bllll_1110_0001。在满足规定条件的第2定时(在所述动作中为从斜波部19提供的斜波和信号电平的比较的第2定时)，控制信号Hold反转，保持该时刻的VCO 100的逻辑状态即时钟信号CKO CK7的状态(第2下位相位信号)。同时，上位计数器101停止计数动作。在该时刻，下位计数器103a、103b所保持的值为3’b [I] 001 (相当于-7)，上位计数器101所保持的值为9’ b0000_0001_l(相当于3)。利用12比特表现这些值时，为12，b0000_0001_1001。然后，进行第2下位相位信号的二进 制处理。通过第2下位相位信号的二进制处理，从运算电路106向下位计数器103a输出计数时钟，下位计数器103a进行计数。在下位计数器103a的第3比特的输出从“I”变化为“0”的定时，下位计数器103a的计数值产生进位。由于该进位，下位计数器103b的计数值加上I。在第2下位相位信号的二进制处理结束的时刻，下位计数器103a、103b所保持的值为3’ b
000(相当于0)，上位计数器101所保持的值为9’b0000_0001_l(相当于3)。利用12比特表现这些值时，成为12， b0000_0001_1000。接着，进行判定部105的判定和上位计数值的相减。在下位计数器103b的计数值为0的情况下，判定部105输出计数时钟，在下位计数器103b的计数值为I的情况下，判定部105不输出计数时钟。首先，控制信号CLMODE/CHMODE成为H状态。由此，下位计数器103a、103b和上位计数器101的动作模式成为数据保护模式。然后，控制信号SEL被设定为H状态。该时刻的上位计数器101的计数时钟是判定部105的输出信号。在该时刻，下位计数器103a、103b所保持的值为3’ b
000(相当于0)，上位计数器101所保持的值为9’ b0000_0001_l(相当于3)。利用12比特表现这些值时，成为12’ b0000_0001_1000。接着，控制信号CLMODE/CHMODE为L状态，下位计数器103a、103b和上位计数器101的动作模式被设定为计数模式。由于下位计数器103b的计数值为0，所以判定部105输出计数时钟。上位计数器101根据该计数时钟进行计数。通过该计数，上位计数器101的计数值增加I。在该时刻，下位计数器103a、103b所保持的值为3，b
000(相当于0)，上位计数器101所保持的值为9’ b0000_0010_0(相当于4)。利用12比特表现这些值时，为12，b0000_0010_0000(相当于 32)。通过水平选择部14，经由水平信号线将由第2下位计数值和第2上位计数值构成的数字数据转送到输出部17。通过上述动作，得到与第I像素信号和第2像素信号的差分对应的二进制数据。接着，在本例中，对最初将上位计数器101的计数值设置成规定值的理由进行说明。在最初对上位计数器101的计数值进行复位后进行计数时的动作如下所述。在以下说明中，与上述说明同样，设与第I像素信号的下位相位信号相当的状态为状态7，基于第I像素信号的上位计数值为3，设与第2像素信号的下位相位信号相当的状态为状态7，基于第2像素信号的上位计数值为7。S卩，第I像素信号对应于31 ( = 7+8X3)，第2像素信号对应于63( = 7+8X7)，从第2像素信号减去第I像素信号(⑶S处理)后的值为32。另外，在以下说明中，适当省略与上述说明相同的部分的说明。并且，设上位计数器101也具有复位功能来进行说明。《第I次读出》
第I次读出中的动作与上述动作相同。但是，由于最初对上位计数器101的计数值进行复位，所以上位计数器101的计数值与上述动作中的计数值不同。在第I次读出的结束时刻，下位计数器103a、103b所保持的值为3’b [I] 001 (相当于-7)，上位计数器101所保持的值为9’bllll_1110_l(相当于-3)。利用12比特表现这些值时，为12’bllll_1110_1001。《第2次读出》在第2次读出中，对输入到上位计数器101的计数时钟进行切换之前的动作与上述动作相同。但是，由于最初对上位计数器101的计数值进行复位，所以上位计数器101的计数值与上述动作中的计数值不同。在进行计数时钟的切换的时刻，下位计数器103a、103b所保持的值为3’ b
000(相当于0 )，上位计数器101所保持的值为9’ b0000_0010_0 (相当于4)。利用12比特表现这些值时，为12’ b0000_0010_0000o然后，需要根据下位计数器103b的计数值进行上位计数值的调整。由于在下位计数器103b的计数值为I的情况下，下位计数值为负数，所以需要从上位计数器101的计数值中减去I。并且，在下位计数器103b的计数值为0的情况下，不需要对上位计数器101的计数值进行调整。如上所述，进行判定部105的判定和上位计数值的相减。在下位计数器103b的计数值为I的情况下，判定部105输出相减用的计数时钟，在下位计数器103b的计数值为0的情况下，判定部105不输出计数时钟。在本例的情况下，由于下位计数器103b的计数值为0，所以判定部105不输出计数时钟。因此，即使上位计数器101的计数时钟被切换为判定部105的输出信号，上位计数器101的计数值也不变化。在该时刻，下位计数器103a、103b所保持的值为3’b
000(相当于0)，上位计数器101所保持的值为9’ b0000_0010_0 (相当于4)。利用12比特表现这些值时，为12’ b0000_0010_0000(相当于32)。其结果与所述结果相同。在本例中，不进行用于调整上位计数器101的计数值的相减。但是，在需要调整上位计数器101的计数值的情况下，在本例中，由于上位计数器101在递增计数模式下进行计数，所以无法进行用于调整计数值的相减。下面，说明需要进行用于调整上位计数器101的计数值的相减的例子。在以下说明中，设与第I像素信号的下位相位信号相当的状态为状态7，基于第I像素信号的上位计数值为3，设与第2像素信号的下位相位信号相当的状态为状态1，基于第2像素信号的上位计数值为7。即，第I像素信号对应于31 ( = 7+8X3)，第2像素信号对应于57( = 1+8X 7)，从第2像素信号减去第I像素信号(⑶S处理)后的值为26。另外，在以下说明中，适当省略与上述说明相同的部分的说明。并且，设上位计数器101也具有复位功能来进行说明。《第I次读出》第I次读出中的动作与上述动作相同。在第I次读出的结束时刻，下位计数器103a、103b所保持的值为3’ b[l]001(相当于-7)，上位计数器101所保持的值为9’ bllll_1110_l(相当于-3)。利用12比特表现这些值时，为12’ bllll_1110_1001o《第2次读出》在第2次读出中，对输入到上位计数器101的计数时钟进行切换之前的动作与上述动作相同。在进行计数时钟的切换的时刻，下位计数器103a、103b所保持的值为3’ b [I] 010(相当于-6)，上位计数器101所保持的值为9，0000_0010_0(相当于4)。利用12比特表现这些值时，为12’ b0000_0010_0010o然后，需要根据下位计数器103b的计数值进行上位计数值的调整。如上所述，在下位计数器103b的计数值为I的情况下，判定部105输出相减用的计数时钟，在下位计数器103b的计数值为0的情况下，判定部105不输出计数时钟。在本例的情况下，由于下位计数器103b的计数值为1，所以判定部105输出计数时钟。假设上位计数器101根据该计数时钟进行相减。在该时刻，下位计数器103a、103b所保持的值为3’ b [I] 010 (相当于-6)， 上位计数器101所保持的值为9，0000_0001_1 (相当于3)。利用12比特表现这些值时，为12，b0000_0001_1010。在本例中，假设上位计数器101根据来自判定部105的计数时钟进行相减，但是，实际上由于上位计数器101在递增计数模式下进行计数，所以无法进行用于调整计数值的相减。因此，在本实施方式中，上位计数器101的计数值的初始值被设定为从复位时的值中加上I而得到的值。如上所述，在第2次读出中的下位计数器103b的计数值为I的情况下，需要从上位计数器101的计数值中减去1，在下位计数器103b的计数值为0的情况下，不需要调整上位计数器101的计数值。另一方面，在将上位计数器101的计数值的初始值设定为从复位时的值中加上I而得到的值并开始动作的情况下，在第I次读出时，在上位计数器101的计数值被反转后的第2次读出的开始时刻，上位计数器101的计数值成为多余减去I的状态。即，在第2次读出的开始时刻，需要将上位计数器101的计数值加上I。因此，在将上位计数器101的计数值的初始值设定为从复位时的值中加上I而得到的值并开始动作后，在第2次读出中的下位计数器103b的计数值为I的情况下，不需要调整上位计数值，在第2次读出中的反转前的下位计数器103b的计数值为0的情况下，需要将上位计数值加上I。另外，在本例中，将上位计数器101的计数值的初始值设定为从复位时的值中加上I而得到的值，但是，也可以取而代之，设上位计数器101的计数值的初始值为复位时的值，在第I次读出时，在进行计数值的反转后，不进行计数值的相加，在第2次读出时，根据下位计数器103b的计数值进行上位计数器101的计数值的相加。这里，根据相减(⑶S处理)的次数来设定上位计数器101的计数值的初始值。如上所述，根据本实施方式，由于在计数时钟的切换时保护上位计数器101所保持的计数值，所以能够抑制伴随计数时钟的切换而产生误计数。并且，由于下位计数器103a、103b和上位计数器101仅具有I种计数模式(在本实施方式中，下位计数器103a、103b为递减计数模式，上位计数器101为上位计数模式)即可，所以能够利用简易的电路结构实现AD转换电路。并且，下位调整电路104和上位调整电路102输出调整脉冲，下位计数器103a、103b和上位计数器101将调整脉冲作为计数脉冲进行计数，由此，能够与将要该计数之前进行的计数值的反转连动，实现二进制数的相减。以上，对本发明的优选实施方式进行了说明例证，但是，这只不过是发明的例示，不应该认为是限定性的，能够在不脱离本发明的精神或范围的范围内进行追加、删除、置换和其他变更。即，本发明不由所述实施方式限定，而由权利要求范围限定。
权利要求
1.ー种AD转换电路，其特征在于，该AD转换电路具有 參照信号生成部，其生成随着时间经过而增加或減少的參照信号； 比较部，其对作为AD转换对象的模拟信号和所述參照信号进行比较，在所述參照信号相对于所述模拟信号满足规定条件的定时，结束比较处理； 延迟电路，其具有相互连接并使脉冲信号延迟的多个延迟元件，输出由来自所述多个延迟元件的输出信号构成的下位相位信号； 锁存部，其在第I模拟信号的所述比较处理结束的第I定时对第I下位相位信号进行锁存后，在第2模拟信号的所述比较处理结束的第2定时对第2下位相位信号进行锁存；运算电路，其根据在所述锁存部中保持的所述第I下位相位信号生成第I下位计数信号后，根据在所述锁存部中保持的所述第2下位相位信号生成第2下位计数信号； 下位计数器，其由第I ニ进制计数器构成，该第I ニ进制计数器将所述第I下位计数信号作为计数时钟进行计数，并且输出第I上位用计数时钟，取得第I下位计数值，对构成该第I下位计数值的各比特的值进行反转后，将所述第2下位计数信号作为计数时钟进行计数，并且输出第2上位用计数时钟，取得第2下位计数值；以及 上位计数器，其由第2 ニ进制计数器构成，该第2 ニ进制计数器将构成从所述延迟电路输出的所述第I下位相位信号的I个所述输出信号作为计数时钟进行计数，进而根据所述第I上位用计数时钟进行计数，取得第I上位计数值，对构成该第I上位计数值的各比特的值进行反转后，将构成从所述延迟电路输出的所述第2下位相位信号的I个所述输出信号作为计数时钟进行计数，进而根据所述第2上位用计数时钟进行计数，取得第2上位计数值，该上位计数器具有在计数时钟的切换时保护该第2 ニ进制计数器所保持的上位计数值的数据保护功能， 所述AD转换电路取得与所述第I模拟信号和所述第2模拟信号的差分对应的数字数据。
2.根据权利要求I所述的AD转换电路，其特征在干， 所述AD转换电路还具有调整部，该调整部将用于对所述第I ニ进制计数器所保持的下位计数值或所述第2 ニ进制计数器所保持的上位计数值进行调整的调整信号作为计数时钟，输出到所述第I ニ进制计数器或所述第2 ニ进制计数器。
3.根据权利要求I所述的AD转换电路，其特征在干， 所述延迟电路是将所述多个延迟元件连接成环状而成的圆环延迟电路。
4.一种摄像装置，其特征在于，该摄像装置具有 摄像部，其配置有具有光电转换元件的多个像素，所述多个像素在第I时间输出与复位电平对应的第I像素信号，在第2时间输出与所入射的电磁波的大小对应的第2像素信号；以及 权利要求I所述的AD转换电路， 将所述第I像素信号作为所述第I模拟信号，将所述第2像素信号作为所述第2模拟信号。
5.—种AD转换电路，其特征在于，该AD转换电路具有 參照信号生成部，其生成随着时间经过而增加或減少的參照信号； 比较部，其对作为AD转换对象的模拟信号和所述參照信号进行比较，在所述參照信号相对于所述模拟信号满足规定条件的定时，结束比较处理； 延迟电路，其具有相互连接并使脉冲信号延迟的多个延迟元件，输出由来自所述多个延迟元件的输出信号构成的下位相位信号； 锁存部，其在第I模拟信号的所述比较处理结束的第I定时对第I下位相位信号进行锁存后，在第2模拟信号的所述比较处理结束的第2定时对第2下位相位信号进行锁存；运算电路，其根据在所述锁存部中保持的所述第I下位相位信号生成第I下位计数信号后，根据在所述锁存部中保持的所述第2下位相位信号生成第2下位计数信号； 下位计数器，其由第I ニ进制计数器构成，该第I ニ进制计数器将所述第I下位计数信号作为计数时钟进行计数，取得第I下位计数值，对构成该第I下位计数值的各比特的值进行反转后，将所述第2下位计数信号作为计数时钟进行计数，取得第2下位计数值，输出基于该第2下位计数值的标志用比特的上位用计数时钟；以及 上位计数器，其由第2 ニ进制计数器构成，该第2 ニ进制计数器将构成从所述延迟电路输出的所述第I下位相位信号的I个所述输出信号作为计数时钟进行计数，取得第I上位计数值，对构成该第I上位计数值的各比特的值进行反转后，将构成从所述延迟电路输出的所述第2下位相位信号的I个所述输出信号作为计数时钟进行计数，进而根据所述上位用计数时钟进行计数，取得第2上位计数值，该上位计数器具有在计数时钟的切換时保护该第2 ニ进制计数器所保持的上位计数值的数据保护功能， 所述AD转换电路取得与所述第I模拟信号和所述第2模拟信号的差分对应的数字数据。
6.根据权利要求5所述的AD转换电路，其特征在干， 所述上位计数器还具有数据设置功能，该数据设置功能设置将构成从所述延迟电路输出的所述第I下位相位信号的I个所述输出信号作为计数时钟进行计数时的所述第2 ニ进制计数器的上位计数值的初始值。
7.根据权利要求5所述的AD转换电路，其特征在于， 所述AD转换电路还具有调整部，该调整部将用于对所述第I ニ进制计数器所保持的下位计数值或所述第2 ニ进制计数器所保持的上位计数值进行调整的调整信号作为计数时钟，输出到所述第I ニ进制计数器或所述第2 ニ进制计数器。
8.根据权利要求5所述的AD转换电路，其特征在干， 所述延迟电路是将所述多个延迟元件连接成环状而成的圆环延迟电路。
9.一种摄像装置，其特征在于，该摄像装置具有 摄像部，其配置有具有光电转换元件的多个像素，所述多个像素在第I时间输出与复位电平对应的第I像素信号，在第2时间输出与所入射的电磁波的大小对应的第2像素信号；以及 权利要求5所述的AD转换电路， 将所述第I像素信号作为所述第I模拟信号，将所述第2像素信号作为所述第2模拟信号。
全文摘要
AD转换电路和摄像装置。具有参照信号生成部；比较部；延迟电路；锁存部；运算电路；下位计数器，将第1下位计数信号作为计数时钟进行计数，输出第1上位用计数时钟，取得第1下位计数值，对构成第1下位计数值的各比特的值进行反转后，对第2下位计数信号进行同样处理；上位计数器，将构成从延迟电路输出的第1下位相位信号的1个输出信号作为计数时钟进行计数，进而根据第1上位用计数时钟进行计数，取得第1上位计数值，对构成第1上位计数值的各比特的值进行反转后，对构成从所述延迟电路输出的第2下位相位信号的1个输出信号进行同样处理，上位计数器具有数据保护功能，AD转换电路取得与第1模拟信号和第2模拟信号的差分对应的数字数据。
文档编号H04N5/3745GK102685408SQ20121005719
公开日2012年9月19日 申请日期2012年3月6日 优先权日2011年3月8日
发明者萩原义雄 申请人:奥林巴斯株式会社