成像元件和相机系统的制作方法

专利名称：成像元件和相机系统的制作方法
技术领域：
本发明涉及如CMOS (互补金属氧化物半导体)图像传感器的成像元件和相机系统。
背景技术：
近年来，在医疗和生物工艺学的领域中，已经进行了从生物体发射的荧光和微光的有力的测量和成像。这种成像比可用的普通成像器要求高得多的灵敏度和更低的噪声。例如，使用能够倍增模拟电荷的EM-CCD (电子倍增电荷耦合器件)。同时，日本专利公开N0.1995-67043提出一种使用时分光子计数的成像元件。该技术设计来确定对于每个给定时间段入射在光电二极管上的光子的存在或不存在作为二进制值，并且汇集(compile)通过重复该处理多次获得的结果以获得二维成像数据。S卩，该成像元件每个给定时间段感测来自光电二极管的信号。只要在该时间段期间一个或多个光子入射，连接到每个像素的计数器递增1，而不管入射光子的数量。当光子入射到光电二极管上的频率沿时间轴是随机的时，入射光子的实际数量和计数符合泊松分布(Poisson distribution)。因此，当光子的入射频率低时,入射光子的实际数量和计数是近似线性关系。另一方面，当光子的入射频率高时，可以以全面的方式校正关系。由于其完全消除读取噪声的能力，这种成像元件特别适于成像微光。这种光子计数通常通过电荷倍增来实现。例如，日本专利公开N0.1995-67043假设雪崩二极管用于倍增电荷。雪崩二极管将入射到光接收表面的光子转换为光电子，并且进一步加速光电子穿过高压以通过撞击重复二次电子的生成，因此倍增信号电荷。这提供其电平足够大到用于入射光子的检测的信号。使用光子计数的成像元件几乎不受从一个器件到另一个器件在灵敏度上的变化的影响。因此，可以通过安排这种成像元件来形成成像表面。预期这种成像元件使用在各种应用中,包括通过将其与闪烁体(scintillator)结合使用的超低曝光X射线放射成像。

发明内容
顺带提及，通过电子加速、电荷倍增的实现通常要求非常高的电压，因此要求半导体制造的特殊工艺。此外，如果用例如雪崩二极管对于每个像素执行电荷倍增，则使用高压使得其难以将像素与其邻近像素电隔离。结果，该技术在小型化像素方面是不利的。另一方面，在传送期间的模拟信号的倍增使其自身成为新的噪声。这也导致各器件之间的非常大的变化。对上述问题的可能的解决方案将是在每个像素中提供放大器而不是倍增电荷，使得通过将放大器的输入电容减少到尽可能低的程度，可以从单个光电子获得大电平的信号。图1是图示具有放大器的像素的电路配置示例的图。单位像素电路PXl包括光电二极管1、传送晶体管2、重置晶体管3、放大晶体管4、存储节点5和浮置扩散(FD)节点6。传送晶体管2使其栅极电极连接到传送线7，并且重置晶体管3使其栅极电极连接重置线8。放大晶体管4使其栅极电极连接到FD节点6。在像素电路PXl中，入射到像素的硅基底上的光生成电子空穴对。这些对中的电子通过光电二极管I存储在存储节点5中。当传送晶体管2在给定定时导通时，电子传送到FD节点6，因此驱动放大晶体管4的栅极。这考虑了信号电荷作为信号被读取到像素输出9，其是放大晶体管4的源极。当像素输出9经由恒流电路或电阻元件(未示出)接地时，像素输出9用作源极跟随器。当同时导通并与传送晶体管2并联时，重置晶体管3从光电二极管I提取电子，并且将其注入电源，因此将像素重置为存储电子之前的暗状态，即，没有入射光子的状态。为了减少FD节点6的电容，已有的通常做法是减少FD节点6的扩散层的电容、或连接传送晶体管的扩散层和放大晶体管4的栅极的布线的电容，这要归功于引入布局和制造步骤中的新的构思。然而，只有这些电容减少不能实现显著效果，并且不足以允许单个光电子的检测。FD节点的电容包括前面所述的布线电容和扩散层电容。然而，假设这些电容通过引入布局的新的构思和半导体缩微成像技术的进步而减少，最终保留的是放大晶体管4自身的栅极电容。该电容占FD节点的寄生电容的大部分。放大晶体管的尺寸减少越多，输出随机噪声变得越大，因此限制了该部分可以最小化的程度。本发明提供一种成像元件和相机系统，其能够显著减少放大晶体管的有效栅极电容，而不改变其栅极面积，以便显著减少整体寄生电容。一种成像元件包括放大晶体管。来自光电二极管的信号电荷可传送到放大晶体管的栅极，光电二极管在半导体基底内。放大晶体管的源极和漏极与半导体基底电隔离，其中，源极在阱内，或者源极和漏极在绝缘体上的硅层内。本发明提供放大晶体管的显著减少的栅极电容，而不改变其栅极面积，以便显著减少整体寄生电容。


图1是图示具有放大器的像素的电路配置示例的图；图2是图示根据本发明第一实施例的CMOS图像传感器(成像元件)的配置示例的图；图3是图示根据第一实施例的像素电路配置的示例的图；图4A到4D是用于重置图3所示的像素电路、存储电荷到图3所示的像素电路和从其读取电荷的时序图；图5是图示根据第一实施例的像素电路的剖面结构的示例的图；图6是图示具有图3和4所示的根据第一实施例的像素电路的像素部分的布局示例的图；图7A和7B是用于描述根据第一实施例的像素电路的制造方法的第一图；图8A和SB是用于描述根据第一实施例的像素电路的制造方法的第二图；图9是用于描述根据第一实施例的像素电路的制造方法的第三图；图10是图示具有自参考(self-referencing)能力的感测电路的示例的电路图；图1lA到IlD是时序图，通过以图3所示的像素作为示例，用于描述使用图10所示的具有自参考能力的感测电路的读取操作的示例；图12是图示根据第二实施例的像素电路配置的示例的图；图13是图示根据第二实施例的像素电路的剖面结构的示例的图；图14是图示根据第三实施例的像素电路配置的示例的图；图15是图示根据第四实施例的像素电路配置的示例的图；以及图16是图示对其应用根据本发明各实施例的固态成像元件的相机系统的示例的图。
具体实施例方式下面将参考附图给出本发明的各实施例的描述。应该注意，将按照下面的顺序给出描述:1.根据本发明各实施例的成像元件的特征的概述2.第一实施例(成像元件的第一配置示例)3.第二实施例(成像元件的第二配置示例)4.第三实施例(成像元件的第三配置示例)5.第四实施例(成像元件的第四配置示例)6.第五实施例(相机系统)〈1.根据本发明各实施例的成像元件的特征的概述>在本发明各实施例中，以朝向实现快速并行读取的观点，实现作为使用光子计数的全数字图像传感器的、成像元件(CMOS图像传感器)的优化配置。首先，每个像素输出在特定时段期间的入射光子的存在或不存在作为电信号。感测电路在一帧时间段内多次接收其结果，并且确定每个结果为两个二进制值之一。成像元件汇集结果以生成例如每个像素的灰度级数据。 基于该基本配置，根据本发明各实施例的成像元件具有下述特征配置。根据本发明各实施例的成像元件具有这样的配置，其基于像素的FD节点电容的构成组件，允许显著减少利用场效应晶体管(FET)形成的放大晶体管的栅极电容，而不改变其栅极面积。
在本发明各实施例中，通过关注以下事实实现了下面的实施例，S卩，该电容独立于源极跟随器的增益和基底的性质(b ehav i or )。在第一实施例中，源极跟随器输出和放大晶体管基底使用内埋光电二极管在像素中连接，因此抑制基底偏置效应，并且使得增益接近I。然后，放大晶体管栅极和基底的电势被一起调制。这确保放大晶体管的栅极电容的有效显著减少。此外，在第一实施例中实现这样的电路，其在采用上述配置的同时将面积的增加保持为最小。在第二实施例中，放大晶体管在使用内埋光电二极管的像素中具有SOI (绝缘体上的娃(silicon-on-1nsulator))结构，因此使得其基底进入浮置状态。在这种结构中，基底完全耗尽。结果，其电势随同源极的电势调制。同时，基底偏置效应被抑制，使得增益接近I。基于相同原理，可以有效地显著减少放大晶体管的栅极电容。具有上述配置的本发明各实施例有助于显著减少像素的放大晶体管的输入电容，因此即使在单个光子的情况下也提供可检测的像素输出。这使得可能实现使用时分光子计数的成像器，因此考虑到微光束的成像和利用并排安排的多个成像器的大规模成像。此外，由于优化的电路配置，由不包括光电二极管的一组电路占据的面积的增加保持最小，因此保持开口比(aperture ratio)高。此外，本发明即使在应用于普通CMOS成像器时也可以提供显著改进的灵敏度。下面将给出CMOS图像传感器(即，具有上述特征的根据本发明各实施例的成像元件)的详细描述。<2.第一实施例>图2是图示根据本发明第一实施例的CMOS图像传感器(成像元件)的配置示例的图。[整体配置的概述]本CMOS图像传感器100包括像素阵列部分110、感测电路部分120、输出信号线组
130、传送线组140和确定结果汇集电路部分150。在本CMOS图像传感器100中，如稍后描述的，在多个像素之间共享一个感测电路。因此，各像素块160形成在本CMOS图像传感器100中，每个像素块具有由输出信号线131连接到选择电路121的相同列中的多个像素DPX。尽管在图2中描绘了像素块160 - O到160 - 3，但是在像素阵列部分110中可以存在额外的像素块160。此外，CMOS图像传感器100包括行驱动电路170和行控制线组180，适用于驱动像素阵列部分110的像素DPX，使得电信号从像素DPX输出到输出信号线131。在像素阵列部分110中，多个数字像素DPX以行和列的矩阵形式安排。每个数字像素DPX具有光电转换元件，并且能够响应于入射光子输出电信号。然后，形成各像素块160，每个像素块具有相同列中的多个像素DPX和选择电路，如前所述。CMOS图像传感器100包括电路块CBLK。相同块CBLK在每个给定时段确定通过每个输出信号线131传输的电信号作为二进制值，并且多次汇集每个像素的结果以生成二维成像数据。CMOS图像传感器100对多个像素并且对于本发明各实施例中的多个像素块160的每个，多次汇集确定结果，因此得出入射到用作光接收部分的像素阵列部分110上的光子的数量。CMOS图像传感器100还能够通过将多个像素的计数结果相加来扩展光子计数的动态范围。像素阵列部分110、感测电路部分120和确定结果汇集部分150安排在电路块CBLK 中。感测电路部分120包括感测电路121。感测电路部分120的感测电路121与像素块160相关联。尽管在图2中描绘了感测电路121-0到121-3，但是在感测电路部分120中的额外的感测电路121在本发明的范围内。如图2所示，感测电路121 — 0使其输入连接到输出信号线131 — 0，构成像素块160 — 0的所有像素(即，像素DPX-OiO到DPX-p:0)的输出连接到该信号线131 — O。SP，像素DPX-O = O到DPX-p:0共享单个感测电路121 — O。应当注意，每个像素块160中的预定数量的像素DPX设为例如128。在该情况下，p是0到127的任一，并且像素块160 - 0包括像素DPX-O = O到DPX_127:0。感测电路121 — I使其输入连接到输出信号线131 — I,构成像素块160 — I的所有像素(即，像素DPX-0:1到DPX-p:1)的输出连接到该信号线131-1。即，像素DPX-O:1到DPX-p:1共享单个感测电路121 — I。像素块160 — I包括例如128个像素DPX-O:1到DPX-127:1。感测电路121 - 2使其输入连接到输出信号线131 - 2，构成像素块160 — 2的所有像素(即，像素DPX-0:2 |lj DPX-p:2)的输出连接到该信号线131 — 2。即，像素DPX-0:2到DPX-p: 2共享单个感测电路121 — 2。像素块160 - 2包括例如128个像素DPX-0:2到DPX-127:2。感测电路121 - 3使其输入连接到输出信号线131 - 3，构成像素块160 — 3的所有像素(即，像素DPX-0:3至Ij DPX-p:3)的输出连接到该信号线131 — 3。S卩，像素DPX-0:3到DPX-P: 3共享单个感测电路121 — 3。像素块160 — 3 包括例如 128 个像素 DPX-0:3 |lj DPX_127:3。在感测电路部分120中，安排感测电路使得多个像素共享其它像素块中的感测电路(未示出)。确定结果汇集电路部分150能够多次汇集感测电路121 - 0到121 - 3的确定结果，以便生成例如具有灰度级的二维成像数据。可替代地，确定结果汇集电路部分150将多个像素的计数结果相加，因此考虑到通过将这些像素的组当作单位光子接收表面，以宽动态范围成像。即，确定结果汇集电路部分150能够通过对于多个像素并且对于本发明各实施例中的多个像素块160-0到160-3及更多的每个多次汇集确定结果，导出入射在用作光子接收部分的像素阵列部分110上的光子的数量。确定结果汇集电路部分150包括寄存器151 — 0到151 — 3、选择电路152、计数电路153和存储器154。
寄存器151 — O到151 — 3保持通过传送线141 一 O到141 一 3传送的感测电路121 - O到121 - 3的确定值。选择电路152顺序选择寄存器151 — O到151 — 3的输出，以便将由寄存器151 —O到151 - 3保持的确定值提供到计数电路153。计数电路153对通过逐行选择读取、并经由选择电路152传送的多个像素(在该示例中为4个)的确定值计数，将每个像素的计数结果存储在存储器154中。可替代地，计数电路153将多个像素的计数结果相加并将相加结果存储在存储器154 中。计数电路153从存储器154加载之前读取的像素数据。根据本第一实施例的确定结果汇集电路部分150包括在多个寄存器152 - O到152 - 3之间共享的单个计数电路153。换句话说，计数电路153在根据本第一实施例的CMOS图像传感器100中的多个感测电路121 - O到121 - 3之间共享。根据本实施例的CMOS图像传感器100配置为包括前面描述的特征配置。S卩，配置CMOS图像传感器100，使得每个感测电路在多个像素之间共享并由多个像素循环读取，因此考虑到使用更小的像素同时确保曝光时间。此外，配置CMOS图像传感器100，使得计数电路在多个感测电路之间共享，因此允许在电路规模和处理速度之间灵活优化。此外，CMOS图像传感器100能够通过将多个像素的计数结果相加来扩展光子计数的动态范围。[与数字像素有关的能力]这里将给出数字像素DPX的配置示例的描述。数字像素(以下可以简称为像素)DPX每个具有光电转换元件，并且响应于光子的入射而输出电信号。作为成像元件的CMOS图像传感器100不仅能够重置，而且能够读取像素DPX。结果，相同传感器100可以在任意定时重置和读取像素DPX。像素DPX重置为没有入射光子的状态。每个像素DPX应当优选包括镜头，并且根据需要，包括它们的光接收表面上的滤色镜。尽管像素的这些基本能力类似于普通像素的，但是它们的输出不需要像模拟输出应当的一样精确或线性。这里将给出数字像素配置的示例。图3是图示根据第一实施例的像素电路配置的示例的图。图3图示其中单位像素DPX包括三个晶体管的像素电路的示例。在根据本第一实施例的单位像素中，放大晶体管由P型FET(场效应晶体管)(PM0S(正沟道金属氧化物半导体)晶体管)形成。单位像素DPXA包括光电二极管111、传送NMOS晶体管112、重置NMOS晶体管113、放大PMOS晶体管114、存储节点115和FD (浮置扩散)节点116。传送NMOS (负沟道金属氧化物半导体)晶体管112使其栅极电极连接到用作行控制线的传送线181。重置NMOS晶体管113使其栅极电极连接到用作行控制线的重置线182。
放大PMOS晶体管114使其栅极电极连接到FD节点116。输出信号线131连接到PMOS晶体管114的源极114S和接触区214。在本第一实施例中，放大PMOS晶体管114使其源极114S通过接触区214连接到n阱206。放大PMOS晶体管114使其漏极114D连接到参考电势VSS (例如，地GND)。在单位像素DPXA中，入射在像素的硅基底上的光产生电子空穴对。这些对中的电子通过光电二极管111存储在存储节点115中。当传送NMOS晶体管112在给定定时导通时，电子传送到FD节点116，因此驱动放大PMOS晶体管114的栅极。另一方面,使其漏极连接到电源电势VDD的重置NMOS晶体管113用于重置像素。放大PMOS晶体管114使其漏极114D接地，并且使其源极114S通过接触区214连接到n阱206。源极114S还连接到输出信号线131。输出信号线131在安排在列方向上的多个像素之间共享。输出信号线131经由恒流电路190连接到电源。这考虑到放大PMOS晶体管114用作源极跟随器。S卩,传送到FD节点116的信号电荷作为信号输出到输出信号线131。下面将给出将电荷存储在根据本实施例的像素电路中以及从其读取电荷的具体描述。图4A到4D是用于重置图3所示的像素电路、将电荷存储在其中以及从其读取电荷的时序图。图4A图示重置线182的信号电势，图4B图示传送线181的电势，图4C图示FD节点116的电势，并且图4D图示放大PMOS晶体管114的源极114S的电势。在存储电荷之前，首先重置像素。当重置像素时，重置线182和传送线181上拉到高电平。这导通重置NMOS晶体管113和传送NMOS晶体管112。该操作传输1.8V的电源电压到存储节点115。结果，存储节点115的电势上升，导致其中存储的电子被提取。特别是在HAD (空穴累积二极管)结构中，存储节点115利用夹在p型层之间的薄n型层形成。其电子完全放电，因此完全耗尽存储节点115。然后，传送线181下拉到低电平。这截止传送NMOS晶体管112，使得存储节点115进入浮置状态，并且启动新的电荷存储循环。在电荷存储期间，另一方面，重置线182保持在高电平，保持在未选择的像素的重置NMOS晶体管113上。结果，连接到放大PMOS晶体管114的栅极的FD节点116保持在电源电压。这使未选择的像素的放大PMOS晶体管114保持截止。接着将给出读取存储的电荷的描述。首先，选择的行中的重置线182下拉到低电平，截止重置NMOS晶体管113。此时，FD节点116耦合到重置NMOS晶体管113的栅极。这导致FD节点116电势改变，例如从1.8V到0.8V，使得相同节点116进入浮置状态。结果，放大PMOS晶体管114导通。这里，连接到恒流电路190的输出信号线131和放大PMOS晶体管114构成源极跟随器电路。用作源极跟随器电路的输入的FD节点116的电势Vfd、和用作输出信号线131的输出的输出信号线131的电势Vsl，是接近线性关系，并且变化比接近I。S卩，令恒流电路190的电流用i表示，理想地，下面的等式成立:[等式I]i=(l/2) * β * (Vfd-Vth-VsI)2//β 为常数这里，(Vfd-Vth-Vsl)常数。因此，在增益接近I的情况下，FD节点116的电势Vfd的变化反映在输出信号线131的电势Vsl中。S卩，当放大PMOS晶体管114导通时，FD节点116的电势的变化反映在输出信号线131的电势的变化中。这里，第一次读取电荷(读取I)。出现在输出信号线131上的电势暂时由感测电路121保持。接着，传送线181上拉到高电平，导通传送NMOS晶体管112。结果，FD节点116耦合到存储节点115，导致FD节点116的电势上升。这导致存储节点115中存储的电子流入FD节点116中。此时，如果FD节点116的电势足够高，则存储节点115中存储的所有电子流入FD节点，因此完全耗尽存储节点115。然后，传送线181下拉到低电平，截止传送NMOS晶体管112。结果，与传送线被驱动前相比，FD节点116的电势下降了信号电荷。S卩，在不存在入射光子时，FD节点116的电势下降回到大约0.8V。然而，如果作为入射光子的结果已经产生光电子，则FD节点116的电势根据光电子的数量下降。结果，电势下降到例如0.7V。这反映在用作源极跟随器的输出的输出信号线131中。这里，第二次读取电荷(读取2)。由感测电路121保持的信号与当前读取的信号比较，以确定入射光子的存在或不存在。每个像素的曝光时段是重置和读取操作之间的时段。更精确地，曝光时间在重置操作后传送NMOS晶体管112截止时开始，并且在传送NMOS晶体管112对于读取操作导通时结束(Τ3)。在该时段期间，如果作为在光电二极管111上光子入射的结果形成电荷，该电荷被感测电路121检测为与第二次读取的信号的差。在如上所述的像素配置中，构成源极跟随器的放大PMOS晶体管114的η阱206连接到放大晶体管114的源极114S。这确保基底不受基底偏置效应影响，因此使得增益更接近I。同时，放大PMOS晶体管114的栅极和基底的电势一起调制，因此使得FD节点116中的放大PMOS晶体管114的有效栅极电容接近零，并且有助于显著减少其整体寄生电容。S卩，到FD节点116的最少数量的光电子的传送给像素提供大的输出幅度。应当注意，在普通源极跟随器中，放大晶体管的源极输出到其基底的连接在本质上已经是用于增加输出增益的常用做法。然而，在本实施例中进行该连接以将像素的FD节点电容减少到极端最小，以便检测非常微小的电荷，例如，小到一个光子的电荷。为此，具有大的寄生电容的光电二极管111不电容耦合到FD节点116。
更具体地，光电二极管111和FD节点116通过传送晶体管112隔离。此外，光电二极管111是例如以HAD结构为典型的内埋光电二极管。在这种结构中，重置操作从光电二极管111的存储节点115将所有电子放电，因此完全耗尽存储节点115。结果，其电势上升到例如仅仅0.4V。在读取操作期间这也成立。当作为传送晶体管112导通的结果所有电荷传送到FD节点116时，在光电二极管111和FD节点116之间保持电势差，因此防止二者相互电容耦
八
口 o如上所述将FD节点电容减少到极端最小导致在本质上电容的大的制造变化。因此，如果像素输出被当作模拟数据，则该变化将照原样转换为信号变化。然而，如果将对于特定时段的入射光子的存在或不存在确定为二进制值，并且如果汇集这些结果以获得成像灰度级，则只要确保足够用于确定的信号电平，FD节点电容的变化就不反映在得到的信号中。S卩，总的像素输出直接反映入射光子计数，其将不由于制造工艺而变化。在上述示例中，放大晶体管114的导通/截止操作通过与重置晶体管113的栅极的耦合来控制。尽管这对于简化布线是有效的，但是如果需要，则可以适当地驱动重置晶体管113的漏极113D。例如，当没有选择像素时，漏极113D的电势可以上升，并且FD节点116的电势也可上升到较高电平。这完全防止了当没有选择像素时来自放大晶体管114的任何漏电流，因此抑制了由未选择像素在输出信号线上产生的不希望的噪声。图5是图示根据第一实施例的像素电路的剖面结构的示例的图。图5所示的像素电路200包括在晶片上外延形成的薄n型层201。像素的p阱区202形成在n型层201上。构成像素的各元件形成在p阱区202中。在光电二极管111中，p型层204形成在n型存储层203的表面上。结果，光电二极管111是所谓的“内埋光电二极管”，其信号电荷存储层在沿着基底深度的方向上夹在相反传导类型的两层之间。在本示例中，光电二极管111具有HAD结构，其中n型存储层203夹在表面上的p型层204和基底的p阱202之间。传送晶体管112是使用p阱202作为其基底的NMOS晶体管。传送晶体管112将光电二极管111中存储的电荷传送到放大晶体管114的栅极和包括n型扩散层205的FD节点116。放大晶体管114是使用在p阱202中形成的n阱206作为其基底的PMOS晶体管。P讲202接地，而n讲206 —直正向偏置(forwardly biased)。因此,两个讲相互电隔离。放大晶体管114使其漏极114D接地，并且使其源极114S连接到n阱206。结果，源极114S形成像素输出。此外，重置NMOS晶体管113形成在像素电路200中。重置NMOS晶体管113使用p阱202作为其基底。取决于像素是否被选择，重置晶体管113使其漏极113D连接到电源，或适当地由外围电路驱动。内埋氧化膜207用作元件到元件隔离层，适于防止光电二极管111的η型存储层203和η阱206之间的信号泄漏。内埋氧化膜207在底部和侧面用高浓度P型层208覆盖。如上所述，使用P阱202作为基底，形成光电二极管111和传送NMOS晶体管112。此外，使用在P阱202中提供的η阱206层作为基底，形成放大PMOS晶体管114。上述像素结构设计为利用最小占据面积来将放大晶体管114的基底与其它元件隔离。这考虑到放大晶体管114的源极输出和基底之间的连接，因此有助于显著减少FD节点的有效寄生电容。图6是图示具有图3和4Α到4D所示的根据第一实施例的像素电路的像素部分的布局示例的图。每个像素电路200Α包括光电二极管111、传送晶体管112、重置晶体管113和放大晶体管114。放大晶体管114的活性区形成在η阱206中，因此将该活性区与其它元件的基底电隔离。接着将参考图7Α和7Β、8Α和8Β以及9，给出根据本第一实施例的像素电路的制造方法。为了将放大晶体管114与光电二极管111和传送晶体管112电隔离，在基底中形成元件到元件隔离内埋扩散层208和沟槽隔离部分/内埋氧化膜207。更具体地，如图7Α所示，P型元件到元件隔离内埋扩散层208和沟槽隔离部分/内埋氧化膜207形成在图中的右边缘，在薄η型外延基底210的主侧211上。接着，如图7Β所示，在不同深度将用于P阱202的硼注入(植入)三次。在第一次植入中，深深地植入硼以便形成P阱202的底部部分202 — I。在第二次植入中，不太深地并选择性地植入硼以便围绕光电二极管111形成外围部分P阱202 - 2。此时，在光电二极管111的区域中不注入硼。在第三次植入中，将硼选择性地植入主侧211的表面附近的区域中以便形成P阱203。此时，不将硼注入光电二极管111或η阱206中。接着，如图8Α所示，将用于η阱206的磷植入元件到元件隔离内埋扩散层208和沟槽隔离部分/内埋氧化膜207之间的区域。此外，用于浓度调整的η型离子(磷)根据需要植入光电二极管111的区域中。接着，如图SB所示，离子通过热处理扩散和激活，以形成P阱202、η阱206和光电二极管111。然后，如图9所示，放大晶体管114、重置晶体管113和传送晶体管112的源极(S)、漏极(D)和栅极(G)以及HAD结构的P型扩散层形成为上层元件。如上所述制造根据本实施例的像素电路。接着将给出根据第一实施例的CMOS图像传感器100的操作的一般概述的描述。如前所述，每个像素块160 (160 - 0到160 — 3和更多之一)包括128个数字像素DPX和选择电路。选择电路选择128个数字像素DPX之一以进行重置和读取操作。在本示例中，根据由行驱动电路170驱动的行控制线181和182选择像素块160
中的像素之一。
在读取操作期间，入射到选择的像素上的光子的存在或不存在，作为电信号输出到输出信号线131(131 - 0到131 — 3和更多)，使得该信号被确定为二进制值。感测电路121 (121 - 0到121 - 3)在存在入射光子时确认“1”，并且在不存在入射光子时确认“0”作为确定值，并且锁存该值。感测电路121 (121 - 0到121 - 3)的确定值首先传送到寄存器151 (151 — 0到 151 — 3)。计数电路153在四个像素块160 - 0到160 — 3之间共享。相同电路153经由选择电路152对通过逐行选择从四个像素读取的确定值顺序地计数。然后，每个像素的计数值存储在存储器154中。S卩，之前读取的像素数据从存储器154加载到计数电路153中。这里，当“I”存储在寄存器151 (151 — 0到151 — 3)中时，“I”加到计数电路153。另一方面，当“0”存储在寄存器151中时，计数电路153的计数值不更新。然后，计数电路153的值写回到存储器154，因此完成对一个像素的计数。该处理对四个像素顺序重复。在计数期间，像素块160 (160 - 0到160 — 3之一)和感测电路121 (121 — 0到121 - 3)可以同时对下一行进行读取和确定操作。这种数字读取例如每帧时段进行1023次，因此对每个像素产生10位灰度级数据。此时,计数电路153是10位宽。另一方面，因为(128X4)个像素的每个具有10位数据，所以存储器154为512位。S卩，本CMOS图像传感器100用作为以唯一配置阵列排列的光子计数器。如果通过将多个像素的计数结果相加来扩展动态范围，则执行下面的控制。例如，当成像单元包括4X4像素时，每个成像单元中的像素数据存储在存储器154的相同地址中。这考虑到16个像素的入射光子的计数值经由存储器154在计数电路153中相加。此时，总计数增加16倍。结果，计数电路153要求14位。另一方面，存储器154的地址数量减少到1/16或1/32，其中每个地址存储14位值。因此，存储器154总共要求448位。可替代地，如果只对入射在整个光接收表面上的光子的总数计数，则不必需要存储器，因为计数电路153只需要保持数据。在该情况下，计数器要求19位以处理512个像素的10位数据。因此，计数电路153和存储器154的要求的大小依赖于应用而变化。可替代地，如果根据应用切换从所有像素的二维成像到所有像素的相加的能力，则计数电路153应当是14位宽，其中在存储器154中使得14位可用于(128X4)个像素的每个。此外，电路块CBLK应当能够处理达4X4个像素的加法。为了将所有像素相加，电路块CBLK只需要首先相加4X4个像素，其中在输出电路中提供分开的加法器，使得加法器将来自存储器154的多个输出值求和。在该情况下，输出部分中的加法器只需要具有当不进行预先加法时要求的处理能力的1/16，因此不要求高速处理。顺带提及，当从本实施例中使用的数字像素读取数据时，在感测期间应当优选使用自参考(self-referencing)能力，以便抵消从一个像素到另一像素的输出的变化。例如，当从各像素读取数据时，如图10所示的感测电路应当用于检测图4所示的两条读取数据之间的差异的存在或不存在，以便确定单个入射光子的存在或不存在。图10是图不具有自参考能力的感测电路的不例的电路图。图10所示的感测电路121A包括开关SW121、SW122、SW123和SW124、电容器C121、C122和C123、反相器IV121、IV122和IV123、以及偏移信号OFFSET的提供线L121。开关SW121使其端子“a”连接到电容器C121和C122的第一端，并且使其端子“b”连接到端子SIG，该端子SIG连接到输出信号线。电容器C121使其第二端连接到反相器IV121的输入端和开关SW122的端子“a”。电容器C122使其第二端连接到偏移信号OFFSET的提供线L121。反相器IV121使其输出端连接到电容器C123的第一端和开关SW122的端子“b”。电容器C123使其第二端连接到反相器IV122的输入端和开关SW123和SW124的端子“a”。反相器IV122使其输出端连接反相器IV123的输入端和开关SW123的端子“b”。反相器IV123使其输出端连接到开关SW124的端子“b”和输出端SA0UT。这里将通过用图3所示的像素作为示例，给出使用图10所示的具有自参考功能的感测电路的读取操作的描述。图1IA到IlD是通过用图3所示的像素作为示例,用于描述使用图10所示的具有自参考能力的感测电路的读取操作的示例的时序图。图1lA图示开关SW121的开/关状态，图1lB图示开关SW122和SW123的开/关状态，图1lC图示开关SW124的开/关状态，并且图1lD图示偏移信号OFFSET。首先，开关SW121、SW122和SW123导通，此后第一读取信号馈送到输入端SIG。接着，开关SW122和SW123断开以保持信号电平。接着，第二读取信号馈送到输入端SIG，此后开关SW121断开。在该时段期间，偏移信号OFFSET保持在OV。接着，偏移信号OFFSET的电势稍微上升，因此经由电容器C122将偏移电势加到读取信号。这考虑到重置状态中的输出和当微偏移加到读取信号时获得的输出之间的比较。在存在入射到图3所示的像素上的光子时，第二读取信号在电势上低于第一读取信号，导致“I”输出到输出端SAOUT。在不存在入射到像素上的光子时，第二读取信号在电势上高于第一读取信号，导致“O”输出到输出端SA0UT。最后，开关SW124导通以锁存确定结果。如上所述，自参考感测抵消了由每个像素的放大晶体管的阈值的变化导致的每个像素中的固定噪声，因此考虑到即使信号的电平非常小，也将信号精确确定为二进制值。此外，上升顺序抵消了重置kTC噪声。电路不限于这些示例。替代地，可以读取加有偏移的重置信号，并将其与读取信号比较用于确定。应当注意，上述感测电路示例假设通过检测单个光子的时分光子计数。
然而，根据本发明各实施例的像素配置还可应用于设计为将像素输出当作模拟信号的普通图像传感器。在该情况下，可以实现非常高的灵敏度。普通图像传感器必须检测作为模拟信号的第一和第二读取信号之间的差，并且将模拟信号转换为数字信号。为此，图10所示的偏移线在给定范围内扫过以测量输出SAOUT反相的定时。此时，感测电路用作AD转换器而不是作为二进制感测电路。〈3.第二实施例〉图12是图示根据本发明第二实施例的像素电路配置的示例的图。根据本第二实施例的单位像素IlC与根据第一实施例的单位像素A的不同在于:放大晶体管114B利用作为n型FET而非p型FET (PM0S晶体管)的NMOS晶体管形成。放大晶体管114B使其漏极连接到电源电势VDD，并且使其源极连接到输出信号线131。在本第二实施例中，因为其SOI (绝缘体上的硅)结构，放大NMOS晶体管114B使其NMOS基底处于浮置状态。在单个单位像素DPXB中，入射在像素的硅基底上的光子产生电子空穴对。这些对中的电子通过光电二极管111存储在存储节点115中。当传送NMOS晶体管112在给定定时导通时，电子传送到FD节点116，因此驱动放大NMOS晶体管114B的栅极。另一方面，重置NMOS晶体管113驱动连接到其漏极的控制线183，因此从光电二极管111将电子放电并重置像素。当没有选择像素时,重置NMOS晶体管113截止放大NMOS晶体管114B，因此将像素与输出信号线131隔离。放大NMOS晶体管114B使其漏极连接到电源电势VDD，并且使其源极连接到输出信号线131作为像素输出。这里，放大NMOS晶体管114B具有SOI结构。其基底处于浮置状态，并且具有非常小的寄生电容VD。在如放大晶体管114B的晶体管中，沟道被完全耗尽。结果，SOI基底232的基底电势随着源电势的改变而改变，因此抑制基底偏置效应并使得增益更接近I。这提供放大NMOS晶体管114B的显著较小的有效栅极电容。输出信号线131在行方向上并排安排的多个像素之间共享，并且经由恒流电路190连接到地GND。这考虑到放大NMOS晶体管114B用作源极跟随器。S卩，传送到FD节点116的信号电荷作为信号输出到输出信号线131。图13图示根据本第二实施例的像素电路的剖面结构的示例的图。在图13所示的像素电路200B中，p阱区202形成在薄n型层201上，并且构成像素的各元件形成在P阱区202中，如同图5所示的第一实施例。在光电二极管111中，p型层204形成在n型存储层203的表面上。结果，光电二极管111是所谓的“内埋光电二极管”。传送晶体管112是使用基底210的p阱202的NMOS晶体管。传送晶体管112将光电二极管111中存储的电荷传送到FD节点。放大晶体管114B是使用SOI层232的NMOS晶体管，通过作为其基底的氧化绝缘膜231与p阱202电隔离。氧化绝缘膜231例如通过将氧离子注入基底然后热处理来形成。放大晶体管114使其漏极连接到电源，并且其源极形成像素输出。此外，重置NMOS晶体管113形成在像素电路200A中。重置NMOS晶体管113使用P阱202作为其基底。依赖于是否选择像素，重置NMOS晶体管113使其漏极113D由外围电路驱动。内埋氧化膜207和氧化绝缘膜231 —起将SOI层232与p阱基底202隔离。内埋氧化膜207在底部和侧面覆盖有高浓度P型层208。结果，SOI层232处于浮置状态。因为其寄生电容非常小，所以SOI层232的电势随着源极输出的改变而改变。这提供放大NMOS晶体管114B的显著较小的有效栅极电容，因此有助于显著减少FD节点116的有效寄生电容。应当注意，用于放大晶体管114B的SOI晶体管可用于各种结构中，并且可以通过各种制造方法制造。S卩，只要通过绝缘膜将SOI晶体管与用作光电二极管111和传送晶体管112的基底的P阱202隔离，在基底处于浮置状态的情况下，SOI晶体管可应用于本发明，而不管其结构和制造方法。<4.第三实施例>图14是图示根据本发明第三实施例的像素电路配置的示例的图。根据本第三实施例的单位像素DPXC与根据第一实施例的单位像素DPXA的不同在于:放大晶体管114C利用作为η型FET而非ρ型FET (PM0S晶体管)的NMOS晶体管形成。放大晶体管114C使其漏极连接到电源电势VDD，并且使其源极连接到输出信号线
131。即使在放大NMOS晶体管114C的情况下，其基底也与其它元件的基底电隔离，并且在源极跟随器的输出侧连接到输出信号线131。此外，重置NMOS晶体管113使其漏极连接到控制线183。第三实施例提供与第一实施例相同的有利效果。〈5.第四实施例〉图15是图示根据第四实施例的像素电路配置的示例的图。根据本第四实施例的单位像素DPXD与根据第一实施例的单位像素DPXA的不同在于:在放大晶体管114和输出信号线131之间增加选择晶体管117。选择晶体管117使其栅极连接到选择线184。增加选择晶体管的有利之处在于:其可以将未选择像素与输出信号线131隔离，因此提供其减少的电容性负载。应当注意，上述根据第一到第四实施例的成像元件可应用作为在数字照相机和便携摄像机中使用的成像器件。<6.第五实施例>图16是图示对其应用根据本发明各实施例的成像元件的相机系统的示例的图。如图16所示，本发明的相机系统300包括对其可应用根据本发明各实施例的CMOS图像传感器(成像元件)100的成像器件310。相机系统300包括如镜头320的光学系统(optics)，其被设计为将入射光引导到成像器件310的像素区(形成被摄体图像)，该镜头320适于将入射光(图像光)聚焦到成像表面上以便形成图像。此外，相机系统300包括驱动电路(DRV) 330和信号处理器(PRC) 340。驱动电路330驱动成像器件310。信号处理器340处理从成像器件310输出的信号。驱动电路330包括适于产生各种定时信号(如用于驱动成像器件310中提供的各电路的开始和时钟脉冲)的定时发生器(未示出)，因此在给定定时驱动成像器件310。此外，信号处理器340对来自成像器件310的输出信号执行给定的信号处理。另一方面，通过信号处理器340处理的图像信号记录在如存储器的记录介质上。记录在记录介质上的成像信息例如通过打印机硬拷贝。此外，通过信号处理器340处理的图像信号，作为运动图像显示在液晶显示器或其它类型的监视器上。如前所述，将上述成像元件100作为成像器件310并入如数字静态相机的成像装置中，提供了具有低功耗的闻精度相机。顺带提及，当各像素和感测电路安排在相同半导体基底上时，需要图1所示的配置，其中一个感测电路在多个像素之间共享。然而，近年来，使用晶片粘合的新技术已经出现，其设计为提供多个半导体层。在该情况下，在像素的下层为像素安排感测电路可能是一种选择。即使在该情况下，通过使得由计数器和其它电路构成的集成电路由多个感测电路共享，可以容易地增加像素，因此提供改进的成像动态范围。本领域的技术人员应该理解，取决于设计要求和其它因素，可以出现各种修改、组合、子组合和替换，只要它们在权利要求或其等价物的范围内。本申请包含涉及于2009年12月3日向日本专利局提交的日本优先权专利申请JP2009-275332中公开的主题，在此通过引用并入其全部内容。
权利要求
1.一种成像元件,包括: 具有栅极、源极和漏极的放大晶体管； 半导体基底内的光电二极管，来自所述光电二极管的信号电荷可传送到所述栅极， 其中，所述源极和所述漏极在绝缘体上的硅层内，绝缘膜将所述绝缘体上的硅层与所述半导体基底电隔离。
2.按权利要求1所述的成像元件，其中，所述绝缘膜在所述绝缘体上的硅层和所述半导体基底之间。
3.按权利要求1所述的成像元件，其中，高浓度层在所述光电二极管和绝缘层之间，所述绝缘层在所述高浓度层和所述绝缘体上的硅层之间。
4.按权利要求3所述的成像元件，其中，所述高浓度层和所述半导体基底是相同导电类型。
5.按权利要求1所述的成像元件，其中，所述绝缘体上的硅层和所述半导体基底是相同导电类型。
6.按权利要求1所述的成像元件，其中，所述光电二极管将光子转换为所述信号电荷，所述光子入射在所述光电二极管上。
7.按权利要求1所述的成像元件，其中，所述半导体基底处于参考电势。
8.按权利要求7所述的成像元件，其中，所述参考电势是地。
9.按权利要求1所述的成像元件，其中，所述栅极电连接到扩散层，所述扩散层在所述半导体基底内。
10.按权利要求9所述的成像元件，其中，所述扩散层的导电类型与所述半导体基底的导电类型相反。
11.按权利要求9所述的成像元件，其中，重置晶体管的源极是所述扩散层，所述扩散层是传送晶体管的源极。
12.按权利要求11所述的成像元件，其中，所述传送晶体管执行所述信号电荷的传送，所述信号电荷的所述传送是从所述光电二极管到所述扩散层。
13.按权利要求12所述的成像元件，其中，所述传送晶体管的栅极电连接到传送线，所述传送线上的信号电势控制所述信号电荷的所述传送。
14.按权利要求11所述的成像元件，其中，所述重置晶体管执行源电势的传送，所述源电势的所述传送是从所述重置晶体管的漏极到所述扩散层。
15.按权利要求14所述的成像元件，其中，所述重置晶体管的栅极电连接到重置线，所述重置线上的信号电势控制所述源电势的所述传送。
16.按权利要求1所述的成像元件，其中，所述光电二极管的存储层是所述半导体基底的一部分，所述存储层的导电类型与所述半导体基底的导电类型相反。
17.按权利要求16所述的成像元件，其中，所述存储层在所述半导体基底的另一部分和所述光电二极管的光接收表面之间，所述另一部分和所述光接收表面具有相同导电类型。
18.按权利要求17所述的成像元件，其中，所述另一部分在所述扩散层和所述存储层之间，所述另一部分是用于所述传送晶体管的沟道区。
19.按权利要求1所述的成像元件， 其中，入射在所述光电二极管上的光子被转换为所述信号电荷，所述光电二极管上光子的存在或不存在从所述源极输出为电信号。
20.按权利要求19所述的成像元件，其中，感测电路接收所述电信号，确定结果汇集电路部分对在一时间段期间的所述光子的所述存在计数。
21.一种相机系统,包括: 光学系统，配置为将入射光引导到如权利要求20所述的成像元件上，所述成像元件输出图像信号； 信号处理器，配置 为处理所述图像信号，所述图像信号在处理后变为视频信号。
全文摘要
一种成像元件，包括放大晶体管。来自光电二极管的信号电荷可传送到放大晶体管的栅极，光电二极管在半导体基底内。放大晶体管的源极和漏极与半导体基底电隔离，其中，源极在阱内，或者源极和漏极在绝缘体上的硅层内。
文档编号H04N5/335GK103094294SQ20131001551
公开日2013年5月8日 申请日期2010年11月26日 优先权日2009年12月3日
发明者西原利幸, 角博文 申请人:索尼公司