用于视频压缩的加速多抽头滤波器及双线性内插器的制造方法
【专利摘要】基于像素窗口及具有抽头系数集合的抽头系数寄存器形成偶数经内插子像素的集合，移位所述像素窗口，并且应用所述抽头系数寄存器形成奇数经内插像素的集合。重复地累加所述偶数经内插子像素的集合及所述奇数经内插子像素的集合直到符合终止条件为止。在所述累加中，用另一抽头系数集合更新所述抽头系数寄存器，移位所述像素窗口，并且增加所述偶数经内插像素，接着再次移位所述像素窗口并且增加所述奇数经内插像素。
【专利说明】用于视频压缩的加速多抽头滤波器及双线性内插器
【技术领域】
[0001] 本发明涉及视频压缩，并且更确切地说，涉及多抽头运动补偿滤波器及双线性内 插。
【背景技术】
[0002] 来自数码摄像机的视频输出通常是一连串帧，每一帧是由摄像机的常是数以百万 计的光学感应器的行列阵列产生的快照。每一帧是撞击图像的时间样本并且因此帧的速率 可以与用户希望捕捉的运动的最高速率相关联。例如，每秒15到30帧的帧率可以捕捉人 类肉眼可察觉的最快运动。更高的帧率（例如，超过每秒一百万帧）可以用于捕捉高速运 动，例如蜂鸟的翅膀运动或弹道事件。
[0003] 然而，即使在较低的帧率下，如果不对由光学感应器产生的数据进行处理以移除 可被称为不必要的信息的数据，那么用以通信并且存储图像所需的数据的量可能是难以解 决的。不必要的数据的实例包含多于所需的图像细节、或承载极少实际信息的数据，例如， 对在先前帧中已经承载的信息添加极少或不添加。后一类型的信息可以被称为"帧间"冗 余。一个实例可以是摄像机对在不变的背景下跑动的人摄像。在此类图像中，一连串的未经 滤波的帧将承载大量的不需要的信息，因为实际上从帧到帧的唯一变化可能是人的位置。
[0004] 已知例如通过仅发送具有完整的或大体上完整的内容的间歇帧并且发送仅作为 与先前帧的变化或增量的后续或介入"帧"来利用此冗余的各种算法。经发送的变化或增 量可以包含一或多个物体的位移，并且此类位移可以用一或多个运动向量来表示。
[0005] 根据例如H. 263、H. 264、MPEG-2和MPEG-4等各种视频编码标准的运动向量可以产 生为具有子像素分辨率，例如半像素和/或四分之一像素分辨率。由于子像素分辨率大于 原始图像，因此可以通过在原始像素之间内插并且在经内插像素之间进一步内插来估计具 有子像素分辨率的运动向量。与估计或内插子像素相关联的一个众所周知的问题是计算复 杂度。减少与具有子像素分辨率的运动向量的估计相关联的计算复杂度长期以来是人们所 期望的。
【发明内容】
[0006] 根据一或多个示例性实施例的一种方法可以为像素阵列提供子像素的内插，并且 可以包含基于来自像素阵列的像素的窗口寄存器及具有给定抽头系数集合的抽头系数寄 存器形成偶数的经内插子像素的集合，用另外的像素更新窗口寄存器，基于所述窗口寄存 器及所述抽头系数寄存器形成奇数的经内插子像素的集合，并且累加偶数的经内插子像素 及奇数的经内插子像素直到符合给定的终止条件为止。在一实施例中，每一累加可以包含 基于另外的抽头系数集合更新抽头系数寄存器并且用另外的像素更新窗口寄存器，基于窗 口寄存器及抽头系数寄存器增加偶数的经内插子像素，用另外的像素另一次更新窗口寄存 器，并且基于窗口寄存器及抽头系数寄存器增加奇数的经内插子像素。在一方面中，所述方 法可以包含在符合终止条件后输出偶数的经内插子像素的集合及奇数的经内插子像素的 集合。
[0007] 在一方面中，形成偶数的经内插子像素的集合使集合形成为包含四个偶数的经内 插子像素，四个偶数的经内插子像素中的每一者具有两个乘积之和，并且在另一方面中，形 成奇数的经内插子像素的集合使集合形成为包含四个奇数的经内插子像素，四个奇数的经 内插子像素中的每一者具有对应的两个乘积之和。
[0008] 在一方面中，形成偶数的经内插子像素的集合可以在单个机器周期过程中发生， 并且同样地，形成奇数的经内插子像素的集合可以在单个机器周期过程中发生。
[0009] 在一方面中，每一增加偶数的经内插子像素可以包含将四个偶数的经内插子像素 中的每一者增加另外对应的两个乘积之和，并且在相关方面中，每一增加奇数的经内插子 像素可以包含将四个奇数的经内插子像素中的每一者增加另外对应的两个乘积之和。
[0010] 在一方面中，更新抽头系数寄存器和更新窗口寄存器可以与增加偶数的经内插子 像素一起在单个机器周期过程中发生，并且在另一方面中，另外的更新窗口寄存器可以与 增加奇数的经内插子像素一起在单个机器周期过程中发生。
[0011] 一实施例可以包含或提供用于产生像素阵列的经内插像素的设备，并且根据各个 方面，所述方面可以包含用于基于来自像素阵列的像素的窗口及给定的抽头系数集合形成 偶数的经内插子像素的集合的装置；用于用另外的像素更新窗口的装置；用于基于像素的 窗口及所述抽头系数集合形成奇数的经内插子像素的集合的装置；及用于累加偶数的经内 插子像素及奇数的经内插子像素直到符合给定的终止条件为止的装置。在一方面中，用于 累加的装置可经配置以更新抽头系数集合并且用另外的像素更新窗口，基于像素的窗口及 抽头系数集合增加偶数的经内插子像素，用另外的像素更新像素的窗口，并且基于像素的 窗口及抽头系数集合增加奇数的经内插子像素。在一个实施例中，设备可以包含用于在符 合给定的终止条件时输出偶数的经内插子像素及奇数的经内插子像素的装置。
[0012] 一实施例可以包含或提供包括指令的计算机可读媒体，所述指令在由无线通信系 统中的处理器设备执行时使处理器设备能执行操作，所述操作实施用于产生像素阵列的经 内插像素的方法，并且根据各个方面，所述指令可以使处理器设备能基于来自像素阵列的 像素的窗口及给定的抽头系数集合形成偶数的经内插子像素的集合，用另外的像素更新窗 口，基于像素的窗口及所述抽头系数集合形成奇数的经内插子像素的集合，并且累加偶数 的及奇数的经内插子像素的集合直到符合给定的终止条件为止。在一实施例中，所述指令 可以使处理器设备能通过以下操作来累加：更新抽头系数集合并且用另外的像素更新像素 的窗口，基于像素的窗口及抽头系数集合增加偶数的经内插子像素，用另外的像素另一次 更新像素的窗口，并且基于像素的窗口及抽头系数集合增加奇数的经内插子像素。在一方 面中，所述指令可以使处理器设备能输出偶数的经内插子像素及奇数的经内插子像素。
[0013] 一实施例可以包含或提供用于产生像素阵列的经内插像素的设备，并且所述设备 可以包含逻辑电路，所述逻辑电路具有用于接收来自像素阵列的像素的输入端，并且根据 各个方面，所述逻辑电路可经配置以基于来自像素阵列的像素的窗口及给定的抽头系数集 合形成偶数的经内插子像素的集合，用另外的像素更新窗口，基于像素的窗口及所述抽头 系数集合形成奇数的经内插子像素的集合，并且累加偶数的奇数的经内插子像素及奇数的 经内插子像素直到符合给定的终止条件为止。根据各个方面，所述逻辑电路可经配置以通 过以下操作来累加：更新抽头系数集合并且用另外的像素更新窗口，基于像素的窗口及抽 头系数集合增加偶数的经内插子像素，用另外的像素更新像素的窗口，并且基于像素的窗 口及抽头系数集合增加奇数的经内插子像素。在另一方面中，所述逻辑电路可经配置以在 符合给定的终止条件时输出偶数的经内插子像素及奇数的经内插子像素。
【专利附图】
【附图说明】
[0014] 呈现附图来辅助对本发明的实施例的描述，且仅出于说明而非限制所述实施例的 目的来提供附图。
[0015] 图1图示整数像素及经内插分数像素的一个实例布置。
[0016] 图2绘示根据一个示例性实施例的一个缩短周期的实例多抽头内插滤波器的功 能框图。
[0017] 图3绘示像素的一个实例输入序列的图解模型，示出在根据一或多个示例性实施 例的缩短周期的多抽头内插滤波器的处理中像素窗口沿着图像像素的行从右到左增量地 移位，并且产生对应的经内插半像素。
[0018] 图4绘示在图2功能框图上用于第一"偶数"机器周期的一个实例机器状态，所述 周期在根据一个示例性实施例的一个缩短周期的多抽头内插滤波器的处理中，在对应于图 3的第一像素窗口位置的像素窗口上运算，产生第一多个经内插半像素的起始值。
[0019] 图5绘示在图2功能框图上的一个实例机器周期，所述周期在根据一个示例性实 施例的一个缩短周期的多抽头内插滤波器的处理中，在对应于图3的第二像素窗口位置的 像素窗口上运算，产生第二多个经内插半像素的起始值。
[0020] 图6绘示在图2功能框图上的一个实例机器周期，所述周期在根据一个示例性实 施例的一个缩短周期的多抽头内插滤波器的处理中，在对应于图3的第三像素窗口位置的 像素窗口上运算，产生第一多个经内插半像素的第一累加的或更新的值。
[0021] 图7绘示在图2功能框图上的下一机器周期的一个实例，所述周期在根据一个示 例性实施例的一个缩短周期的多抽头内插滤波器的处理中，在对应于图3的第四像素窗口 位置的像素窗口上运算，产生第二多个经内插半像素的第一累加的或更新的值。
[0022] 图8绘示在图2功能框图上的最终机器周期的一个实例，所述周期在根据一个示 例性实施例的一个缩短周期的多抽头内插滤波器的处理中，在对应于图3的第五像素窗口 位置的像素窗口上运算，产生第一多个经内插半像素的最终值。
[0023] 图9绘示在图2功能框图上的最终机器周期的另一实例，所述周期在根据一个示 例性实施例的一个缩短周期的多抽头内插滤波器的处理中，在对应于图3的第六像素窗口 位置的像素窗口上运算，产生第二多个经内插半像素的最终值。
[0024] 图10绘示用于根据各种示例性实施例的一个或方法和系统中的缩短机器周期的 子像素内插的一个处理的一个实例逻辑流程。
[0025] 图11绘示在根据一或多个示例性实施例的缩短周期的多抽头内插滤波器的处理 中产生的两个实例像素行段和对应的实例半像素。
[0026] 图12绘示在使用图2根据一个示例性实施例的缩短周期的多抽头内插滤波器200 的配置的一个实例实施方案中、在提供交错的色度分量的方面中的一个双线性内插滤波器 的一个功能框图。
[0027] 图13绘示可以涉及交错色度分量的双线性内插的像素的一个实例阵列。
[0028] 图14绘示在根据一个示例性实施例的处理中产生的双线性经内插交错色度分量 的一个实例。
[0029] 图15绘示根据一或多个示例性实施例的实例个人计算装置的功能框图。
【具体实施方式】
[0030] 在以下针对本发明特定实施例的描述和有关图式中揭示本发明的若干方面。可在 不脱离本发明的范围的情况下设计替代实施例。此外，将不会详细描述本发明的众所周知 的元件，或将省略所述元件，以免混淆本发明的相关细节。
[0031] 本文中使用词语"示例性"意指"充当实例、例子或说明。"本文中被描述为"示例 性的"任何实施例不必须被理解为比其它实施例优选或有利。同样，术语"本发明的实施例" 并非要求本发明的所有实施例包括所论述的特征、优点或操作模式。
[0032] 本文中所使用的术语仅出于描述特定实施例的目的且并不希望限制本发明的实 施例。如在本文中所使用，除非上下文另外清楚地指示，否则希望单数形式"一"和"所述" 也包括复数形式。将进一步了解，术语"包括"和/或"包含"在用于本文中时指定所陈述的 特征、整数、步骤、操作、元件和/或组件的存在，但不排除一或多个其它特征、整数、步骤、 操作、元件、组件和/或其群组的存在或添加。
[0033] 此外，依据将由（例如）计算装置的元件执行的动作序列来描述许多实施例。将认 识到，可由特定电路（例如，专用集成电路（ASIC))、由正由一或多个处理器执行的程序指 令或由两者的组合来执行本文中所述的各种动作。此外，可认为本文中所述的这些动作序 列完全实施于任何形式的计算机可读存储媒体内，所述计算机可读存储媒体中已存储一组 对应计算机指令，所述指令在被执行时将致使相关联的处理器执行本文中所述的功能性。 因此，本发明的各个方面可以许多不同形式来实施，所有所述形式均被涵盖在所主张的标 的物的范围内。此外，对于本文中所述的实施例中的每一者来说，任何所述实施例的对应形 式可在本文中被描述为（例如）"经配置以（执行所描述的动作）的逻辑"。
[0034] 在例如H. 264等视频压缩技术中，运动补偿（MC)的精度以（例如）明度样本之间 的距离的四分之一为单位。在其中运动向量指向整数样本位置的实例中，预测信号由参考 图片的对应样本构成。在其中运动向量指向并非整数样本位置的实例中，使用内插获得对 应样本以产生非整数位置。可以通过水平地且垂直地应用一维6抽头有限脉冲响应（FIR) 滤波器获得半样本位置处的预测值。可以通过从整数样本和半样本位置处的样本求平均来 产生四分之一样本位置处的预测值。
[0035] 图1图示用于样本a-k和n-r的分数样本内插。标记b和h的半样本位置处的样 本通过分别由按以下应用6抽头滤波器首先计算中间值h和h得出：
[0036] bi = (E-5F+20G+20H-5I+J) 方程式（1)
[0037] hi = (A-5C+20G+20M-5R+T) 方程式（2)
[0038] 可以按以下获得对于位置b和h的最终预测值并且削减到0-255的范围：
[0039] b = (bi+16) >> 5 方程式（3)
[0040] h = (hi+16) >> 5 方程式（4)
[0041] 标记为j的半样本位置处的样本可以通过以下方程式获得
[0042] jj = cc-5dd+20h1+20m1-5ee+ff 方程式（5)
[0043] 其中由c^dcUee、!^和ff表示的中间值以类似于h的方式获得。接着最终预测 值j可以计算为
[0044] j = (ji+512) >>10 方程式（6)
[0045] 并且削减到0到255的范围。
[0046] 获得j的值的两个替代方法图示了过滤运算是与半样本位置的产生可分离的。
[0047] 仍参照图1，标记为a、c、d、n、f、i、k和q的四分之一样本位置处的样本通过（例 如）由以下方程式从整数样本和半样本位置处的两个最近样本的升值舍入求平均来得出
[0048] a = (G+b+1) >> 1 方程式（7)
[0049] 标记为e、g、p和r的四分之一样本位置处的样本通过（例如）由以下方程式从对 角线方向上的半样本位置处的两个最近样本的升值舍入求平均来得出
[0050] e = (b+h+1) >> 1 方程式（8)
[0051] 对于色度分量的预测值可以由双线性内插获得。由于色度的采样网格与明度的采 样网格相比具有较低的分辨率，因此用于色度的位移具有八分之一的样本位置精度。
[0052] 参照图2,实例多抽头经合并内插滤波器200包含像素窗口寄存器202、一排倍增 器（在此实例中为8个倍增器204-0、204-1. . . 204-7 ( -般被称为"倍增器204"或"倍增 器阵列"，图式上没有明确地出现"204")）、及抽头系数集合寄存器206。像素窗口寄存器可 以具有多个像素寄存器，在此实例中为8个像素寄存器202-0、202-l. . . 202-7(-般被称为 "202-x"，图式上未出现）。在一方面中，形成像素窗口寄存器202的8个像素寄存器202-x 可经配置以可并行加载从而具有并行输出，并且经配置以（例如）在如图2中示为从右到 左的"方向"上以斗链方式一致地经选择性地移位。或者说，在一方面中，像素寄存器202-x 可经配置使得像素窗口寄存器202提供8像素并行输入/并行输出移位寄存器功能。像素 寄存器202-x可以是S位宽。一个实例"S"值是（但不限于）8位。像素窗口寄存器202 的一个实例实施方案可以是先进先出（FIFO)或FIFO管线，具有并行加载和输出特征。关 于像素窗口寄存器202的特定结构，将个人具有的技术诀窍应用到本发明上的所属领域的 一般技术人员可以易于识别各种结构的实施方案，并且因此省略此类结构的进一步详细描 述。
[0053] 如在后面的章节中将更详细地描述，S位像素数据的通过像素窗口寄存器202的 "从右到左"的移位可以部分地提供卷积型运算。在后面的章节中参照图3描述的一个实例 可以实现涵盖8个像素（图2中未示出）的窗口穿过像素阵列（图2中未示出）的实例区 域的行（图2中未示出）的移位。
[0054] 继续参照图2,为方便参照图式进一步描述关于某些方面的运算，倍增器204-0和 204-1将被替代地称为"第一倍增器对" 204-0/1 ;倍增器204-2和204-3被称为"第二倍增 器对" 204-2/3 ;倍增器204-4和204-5被称为"第三倍增器对" 204-4/5 ;及倍增器204-6 和204-7被称为"第四倍增器对" 204-6/7。应理解，术语"倍增器对"仅用于描述关于某些 方面的实例运算，并且并不意图限定硬件架构。相反，如从后面的章节更详细的描述中将理 解，在一个方面中，在不同于图2中所描绘的布置中，倍增器204的输出端可以耦合到求和 装置208-y。
[0055] 仍参照图2,在一方面中，倍增器204中的每一者可以配置有耦合到或能够耦合到 上述像素寄存器202-x中的对应一者上的第一运算元端口（示出但是未单独地标记），及 耦合到或能够耦合到抽头系数集合寄存器206的对应抽头系数寄存器206-x上的第二运算 兀端口（不出但是未单独地标记）。在一方面中，抽头系数集合寄存器206可以包含第一 抽头系数寄存器206-0、第二抽头系数寄存器对206-1等，以（例如）第八抽头系数寄存器 206-7结束。
[0056] 在一方面中，倍增器204可经配置以执行固定点乘法运算，并且这将被采取用于 描述实例运算。但是，此采用仅为便于描述实例处理，而不导致与概念无关的复杂性，并且 并不意图限制所涵盖的实施例的范围。相反，所属领域的一般技术人员在阅读本发明时将 易于理解可以使用浮点运算实践实施例。
[0057] 仍参照图2,如在后面的章节中将更详细地描述，在一方面中，多抽头经合并内插 滤波器200可经配置以在存储器（图2中未明确示出）中存储多个抽头系数的集合（图2 中未明确示出），并且选择性地检索此类抽头系数的集合及将这些集合加载到抽头系数集 合寄存器206中。应理解，像素窗口寄存器202及抽头系数集合寄存器206可以具有相同 的结构，例如，各自可以是寄存器阵列（未明确示出）中的经逻辑指定寄存器。
[0058] 仍参照图2,在一个配置中，第一倍增器对204-0、204_1的对应输出端可以被切 换、路由或以其它方式耦合到第一求和装置208-0的运算元输入端口（示出但是未单独地 标号），第二倍增器对204-2、204-3的对应输出端馈给第二求和装置208-1的运算元输入端 口（示出但是未单独地标号），第三倍增器对204-4、204-5的对应输出端馈给第三求和装置 208-2的运算元输入端口（示出但是未单独地标号），及第四倍增器对204-6、204-7的对应 输出端馈给第四求和装置208-3的运算元输入端口（示出但是未单独地标号）。为简便描 述实例运算，第一求和装置208-0、第二求和装置208-1、第三求和装置208-2及第四求和装 置208-3以个别含义还一般被称为"求和装置208-y"并且统称为"求和装置208"，应理解 的是，图式上没有明确地出现标记"208-y"和"208"。
[0059] 关于用于实现倍增器204到求和装置208的所描绘及所描述耦合的切换、路由或 耦合逻辑（未示出），在一个方面中，所属领域的一般技术人员可以基于本发明通过应用常 规的数字信号处理器设计技术来选择或以其它方式实施此类逻辑，并且因此省略切换、路 由或耦合逻辑的进一步详细描述。
[0060] 继续参照图2,在一方面中，多抽头经合并内插滤波器200可以包含累加器210,所 述累加器具有（例如）四个累加器寄存器210-0、210-1、210-2、210-3(在个别通用意义上 被称为"累加器寄存器210-y"并且应理解图式上没有明确地出现"210-y"）。应理解，四个 的数量仅仅是一个实例，并且这并不意图限制任何实施例的范围。还将理解，累加器寄存器 210-0、210-1、210-2和210-3未必是单独控制或可控制的寄存器并且可以取而代之的是累 加器210的字段。此外，在此考虑了累加器寄存器210-0、210-1、210-2和210-3可以实施 为具有四个以上字段或等效物的所实施累加器210的四个字段的子集或等效物。
[0061] 仍参照图2,在一个方面中，每一求和装置208的输出端（示出但是未单独地标 号）可以直接馈给对应的累加器寄存器210-y。在另一方面中，图2多抽头经合并内插滤 波器200可以包含处在求和装置208内或者与求和装置208相关联的饱和逻辑，例如所描 绘的2S位有正负号饱和逻辑212-0、212-1、212-2、212-3(统称为"2S位有正负号饱和逻 辑212"并且在个别通用意义上被称为"饱和逻辑212-y"并且应理解图式上没有明确地出 现标记"212"、"2121"）。在图2根据此方面的实例中，饱和逻辑2121可以逻辑上安置 在每一求和装置208-y的输出端（不出但是未单独地标号）与对应的累加器寄存器210-y 之间。应理解，在此处及在本说明书中的其他情况下，逻辑上安置可以意味着"2S位有正负 号饱和逻辑"212-y未必是单独的或专用的硬件。例如，在一个方面中，每一 2S位有正负号 饱和逻辑212-y可以作为可编程特征并入到实施对应求和装置208-y的逻辑（未单独地示 出）中。关于用于2S位有正负号饱和逻辑212的特定结构，所属领域的一般技术人员可以 鉴于本发明通过应用标准数字设计技术及涉及本发明的此类人员已知的技术易于识别用 于实施此类逻辑的技术及结构。因此，省略用于2S位有正负号饱和逻辑212的结构的进一 步详细描述。
[0062] 关于2S位有正负号饱和逻辑212的运算和功能，这些将通过参考先前描述实例S 为8的实例得以进一步理解，意味着（在此实例中）窗口寄存器202保存8位无正负号数 据，并且在抽头系数集合寄存器206中存储的抽头系数数据为8位有正负号数据。因此，在 此实例中在2S位有正负号饱和逻辑212的上下文中，值"2S"等于16。参考第一倍增器对 204-0、204-1、求和装置208-0及2S位有正负号饱和逻辑212-0可见2S位有正负号饱和逻 辑212中S等于8且2S等于16的实例特征。更确切地说，倍增器204-0可以用来自像素 寄存器202-0的8位无正负号像素数据乘以来自抽头系数寄存器206-0的对应的8位有正 负号抽头系数，并且产生一个16位有正负号乘积，并且类似地，倍增器204-1可以用来自像 素寄存器202-1的另一 8位无正负号像素数据乘以来自抽头系数寄存器206-1的对应的8 位有正负号抽头系数，并且产生另一 16位有正负号乘积。两个对应的16位有正负号乘积 被输入到求和装置208-0的两个运算元输入端口（示出但是未单独地标号）。在一方面中， (例如）通过使运算元输入端口（示出但是未单独地标记）能够耦合到第一累加器寄存器 210-0上，或通过使逻辑（未示出）能够在第一求和装置208-0内部，第一求和装置208-0 可以经选择性地配置以在累加器模式中运算。第一求和装置208-0可以加上（或减去，取 决于正负号）16位有正负号乘积，并且当在累加器模式中运算时第一累加器寄存器210-0 的当前内容可以向2S位有正负号饱和逻辑212-0馈给乘积之和结果或累加的乘积之和结 果。乘积之和结果或累加的乘积之和结果（若结果超出16位则可以在16位通过2S位有 正负号饱和逻辑212-0饱和）可以接着加载到第一累加器寄存器210-0中。其余的倍增器 204-2、204-3·…204-7及其余的求和装置208-U208-2和208-3可以同样地运算来自像素 窗口寄存器202对应像素寄存器202-x的内容及来自抽头系数寄存器206的抽头系数寄存 器206-x的内容，并且向其余的累加器寄存器210-U210-2和210-3中的对应一者馈给对 应的16位乘积之和或累加的乘积之和结果。
[0063] 图3绘示像素窗口 302通过沿着十三个图像像素（标记为A、B、C. .. M)的行304 的六步序列位置步进的图解模型300。像素窗口 302示出为具有8位的宽度，但是这仅是实 例，并不意图限制实施例中的任一者的范围。在起始位置302-0处像素窗口 302横跨（假 定8个像素的实例宽度）像素 A、B、C、D、E、F、G和H，并且在结束位置302-5处横跨像素 F、 G、Η、I、J、K、L和M。在一个方面中，六步序列可以视为三个"偶数"步长与三个"奇数"步 长交错。应理解"偶数"和"奇数"的标记是任意的。在相关方面中及如在后面的章节中将 更详细地描述的，图2多抽头经合并内插滤波器200可以通过六个状态或配置的序列配置 并且运算，每一状态对应于序列302-0. .. 302-5中的像素窗口 302的"偶数"或"奇数"步 长之一。
[0064] 参照图2和3,在图3像素窗口 302在序列302-0. ·· 302-5中的这些"偶数"或"奇 数"步长中的每一者处，图2多抽头经合并内插滤波器200的像素窗口寄存器202加载有图 3像素窗口 302在所述位置处横跨的像素。在一个方面中，图2多抽头经合并内插滤波器 200可以在图3六个像素窗口 302位置中的每一者处根据一或多个示例性实施例执行内插 滤波器处理。在一方面中，如从后面的实例运算描述中将进一步理解的，由图2多抽头经合 并内插滤波器200在图3六个像素窗口 302位置中的每一者处执行的内插滤波器处理可以 在一个机器周期中执行。
[0065] 为方便描述由图2多抽头经合并内插滤波器200在对应于图3 "偶数"像素窗口 302位置302-0、302-2和302-4的状态处执行的内插滤波器处理的实例，这些实例内插滤波 器处理将可替代地被称为"偶数"机器周期。同样地，由多抽头经合并内插滤波器200在对 应于图3 "奇数"像素窗口 302位置302-U302-3和302-5的状态处执行的内插滤波器处 理将因此可替代地被称为"奇数"机器周期。
[0066] 下文参照图4、5、6、7、8和9与图2和3 -起更详细地描述在根据示例性实施例的 方法和系统中六步或六个状态的缩短周期的内插滤波器处理的一个实例。概括地说，实例 可以包含第一"偶数"机器周期（例如，参照图4所描述），其中像素窗口寄存器202可以 加载有图3由像素窗口 302在第一"偶数"位置302-0处横跨的像素，并且由加载有第一抽 头系数集合的抽头系数集合寄存器206运算。所述运算可以在累加器210中产生并且形成 用于图3四个"偶数"经内插半像素 a、c、e和g的初始值。在一方面中，所形成的四个"偶 数"经内插半像素 a、c、e和g可以卸载到存储器（未示出）上。应理解，卸载可以使交错 的"偶数"和"奇数"机器周期的任一者不干扰另一者对累加器210的使用。应了解，交错 的特征可以在根据各种示例性实施例的实践中在其它益处之中提供经合并内插滤波器。 [0067] 在一方面中，如从参照图5的更详细的描述中将进一步理解，在第一"奇数"机器 周期中，像素窗口寄存器202可以经更新以保存由像素窗口 302在第一 "奇数"位置302-1 处横跨的像素，并且在一个方面中，像素窗口寄存器内容由具有用于第一"偶数"机器周期 相同的第一抽头系数集合的抽头系数集合寄存器206运算。在一方面中，所述运算可以形 成用于图3实例的四个"奇数"半像素 b、d、f和h的初始值，所述值接着可以卸载到存储器 上。如参照图6更详细地描述的，第二"偶数"机器周期可以包含使用先前形成的四个"偶 数"经内插半像素 a、c、e和g重新加载累加器210,像素窗口寄存器202经更新以具有图3 由像素窗口 302在第二"偶数"位置302-2处横跨的像素，并且抽头系数集合寄存器206加 载有第二抽头系数集合。具有第二抽头系数集合的抽头系数集合寄存器206接着可以运算 具有图3 "偶数"位置302-2像素的像素窗口寄存器202的内容，以产生增加值（该值在正 负号上可以为正或负）并且这些值可以在累加器210中调整或增加先前形成的四个"偶数" 经内插半像素 a、c、e和g。经增加的四个"偶数"经内插半像素 a、c、e和g可以卸载到存 储器上。
[0068] 接下来，如参照图7更详细地描述的，在第二"奇数"机器周期中，累加器210可以 加载有先前形成的四个"奇数"经内插半像素 b、d、f和h，并且像素窗口寄存器202经更新 以具有图3由像素窗口 302在第二"奇数"位置302-2处横跨的像素。在一个方面中，抽头 系数集合寄存器206可以保持第二抽头系数集合。接着，以类似于增加"偶数"经内插半像 素 a、c、e和g的方式，具有图3 "偶数"位置302-2的像素窗口寄存器202的内容可以由抽 头系数集合寄存器206运算，以产生增加值，所述值可以在累加器210中调整或增加先前形 成的四个"奇数"经内插半像素 b、d、f和h，所述"奇数"经内插半像素 b、d、f和h接着可 以卸载到存储器上。
[0069] 继续概括地说，如参照图8更详细地描述的，第三第二"偶数"机器周期可以包含 使用先前经增加的四个"偶数"经内插半像素 a、c、e和g重新加载累加器210,更新像素窗 口寄存器202以具有图3由像素窗口 302在第三"偶数"位置302-4处横跨的像素，使用第 三抽头系数集合加载抽头系数集合寄存器206,并且使用与第二"偶数"机器周期实质上相 同的算术运算在累加器210中建立用于四个"偶数"经内插半像素 a、c、e和g的最终值。 类似地，如参照图9更详细地描述的，累加器210可以重新加载有先前经增加的四个"奇数" 经内插半像素 b、d、f和h，并且像素窗口寄存器202经更新以具有图3由像素窗口 302在 第三"奇数"位置302-5处横跨的像素。在一方面中，抽头可以维持第三抽头系数集合，并 且增量值可以经产生以在累加器210中建立用于四个"奇数"经内插半像素 b、d、f和h的 最终值。所属领域的一般技术人员在阅读本发明后应了解，在根据各种示例性实施例的实 践中，通过在总共三个"偶数"机器周期过程中形成并且累加四个"偶数"经内插半像素 a、 c、 e和g，与在总共三个"奇数"机器周期过程中形成并且累加四个"奇数"经内插半像素 b、 d、 f和h交错，经合并内插滤波器可以在仅六个机器周期中提供八个经内插半像素 a、b、c、 d、e、f、g和h的全部集合。
[0070] 现将在下文参照图4、5、6、7、8和9与图2和3 -起更详细地描述在根据示例性实 施例的方法和系统中六个状态的缩短周期的内插滤波器处理的实例。在一个方面中，第一 "偶数"及第一"奇数"机器周期可以使用第一抽头系数集合[1，-5,1，_5,1，-5,1，-5]。在 图式中，第一抽头系数集合[1，-5，1，_5，1，-5，1，-5]标记为在图4和5中出现的抽头系数 集合寄存器206的抽头系数集合寄存器状态406。在一个相关方面中，如通过图6和7抽头 系数寄存器206的抽头系数集合寄存器状态606所体现，第二抽头系数集合可以是[20, 20， 20, 20, 20, 20, 20, 20]，并且在又一个方面中，如通过图8和9抽头系数集合寄存器状态806 所体现，第三抽头系数集合可以是[-5,1，-5,1，-5,1，-5,1]。应理解，这些仅是用于第一、 第二和第三抽头系数集合的对应值的实例，并且可以使用其它值以获得其它所需的滤波器 运算。还应理解，涵盖的实施例具有两个以上抽头系数的集合。
[0071] 在描述通过图2多抽头经合并内插滤波器200在其图4到图9的机器状态下示出 的实例算术运算之前，应理解所述描述假定在各种数据路径中或在各种所描述逻辑和运算 装置内不插入锁存器（未示出）。换句话说，参照图2,将假定在一个机器周期中，来自像素 窗口寄存器202的像素值及抽头系数集合寄存器206中的抽头系数值可以传送到倍增器阵 列204上，经乘法运算以形成对应乘积传送通过求和装置208,通过2S位饱和逻辑212并且 加载到累加器210中。应理解，没有锁存器的此假定仅是为了描述实例运算时不必描述因 这些数据路径中的锁存器导致的时钟周期延迟的目的。然而，所属领域的一般技术人员可 以易于将所描述的概念应用到在（例如）所描述的数据路径中利用锁存器的实践中。
[0072] 此外，所属领域的一般技术人员从本发明将显而易见用于实施以下的各种技术 及结构：实施像素窗口寄存器202以在根据示例性实施例的实践中具有迭代图3的序列 302-0. .. 302-5及穿过像素阵列的其它像素窗口位移的能力，及实施抽头系数集合寄存器 206,并且因此省略此类技术及结构的进一步详细描述。
[0073] 为了简化参照图4、5、6、7、8和9对根据示例性实施例的方法和系统中六个状态的 缩短周期的内插滤波器处理的实例描述，这里将省略由2S位饱和逻辑212执行的特定运 算。阅读本发明的所属领域的一般技术人员可以将此类人员所具有的固定点算术运算的一 般技术诀窍应用到所揭示的概念中以将中间处理结果及最终结果半像素 a、b. .. h维持在 所需数值范围内。因此，除主题运算附带的情况外，描述将忽略由乘法运算及加法运算形成 的数值增长。
[0074] 参照图2到4将更详细地描述第一"偶数"机器周期的实例。在一方面中，第一"偶 数"机器周期可以包含将图4像素窗口寄存器202加载到体现图3跨越像素 A、B、C、D、E、 F、G和Η的窗口 302位置302-0的状态402上，并且将抽头系数集合寄存器206加载到是 第一抽头系数集合[1，-5,1，-5,1，-5,1，-5]的状态406上。倍增器204可以用像素窗口 寄存器202状态402的像素 A、B、C、D、E、F、G乘以抽头系数集合寄存器206状态406并产 生四对乘积，并且将这些乘积输入到求和装置208中的对应一者的对应运算元端口（示出 但是未标记）上。
[0075] 在一个方面中，乘法运算可以包含倍增器对204-0、204_1从第一和第二像素寄 存器202-0和202-1接收像素 Α和Β，用这些像素 Α和Β分别乘以来自第一抽头系数集合 [1，-5，1，_5，1，_5，1，-5]的"1"和"_5"，接着将对应的乘积（即"A"和"-5B"）输入到第 一求和装置208-0的运算元端口。第一求和装置208-0的输出（A-5B)由此在第一累加器 寄存器210-0中形成"偶数"经内插半像素 a。第二倍增器对204-2、204-3可以同样地从第 三和第四像素寄存器202-2和202-3接收像素 C和D，用这些像素分别乘以来自在状态406 的第三和第四抽头系数寄存器206-2和206-3的"1"和"_5"，并且将所得的输出（"C"和 "-5D"）发送到第二求和装置208-1的运算元输入端口。第二求和装置208-0的输出（C-5D) 由此可以在第二累加器寄存器210-1中形成"偶数"经内插半像素 c。类似地，第三倍增器 对204-4、204-5可以从第五和第六像素寄存器202-4和202-5接收像素 E和F，用这些像 素乘以来自第五和第六抽头系数寄存器206-4和206-5的" 1"和"_5"，以通过第三求和装 置208-2在第三累加器寄存器210-2中形成"偶数"经内插半像素 e。类似地，第四倍增器 对204-6、204-7可以从第七和第八像素寄存器202-6和202-7接收像素 G和H，用这些像素 乘以来自第七和第八抽头系数寄存器206-6和206-7的" 1"和"_5"，以通过第四求和装置 208-3在第四累加器寄存器210-3中形成"偶数"经内插半像素 g。
[0076] 因此，在此实例中，在第一"偶数"机器周期结束时，累加器210的内容410可以具 有在图4的区域470处示出的"偶数"经内插半像素 a、c、e、g的中间值。在一方面中，具有 所描述的经内插半像素 a、c、e、g (所述半像素具有在区域470处示出的值）的内容410可 以卸载到存储器上。
[0077] 现参照图3和5,将描述第一"奇数"机器周期的实例处理。在一个方面中，图2像 素窗口寄存器202将其像素内容向左移位一个像素，以涵盖对应于图3第二像素窗口位置 302-1的像素，即B、C、D、E、F、G、H、I。这通过图5像素窗口寄存器状态502体现，并且可 以通过先进先出（FIFO)运算来执行，所述FIFO运算为最后一个像素寄存器202-7在像素 " I "移位，并且像素寄存器202-x (X = 0到6)中的每一者接收前一像素寄存器202-x+l (以 从右到左的顺序）的内容。抽头系数集合寄存器206的内容保持在状态406,即，第一抽头 系数集合[1，-5,1，_5,1，-5,1，-5]。在一方面中，倍增器204和求和装置208以如对于第 一"偶数"周期所描述的相同方式用抽头系数寄存器206的状态406,即，第一抽头系数集合 [1，-5，1，-5，1，-5，1，-5]乘以像素8、(：、03、？、6、!1，以通过求和装置20在累加器210中 形成以下四个"奇数"经内插半像素 b、d、f和h:在第一累加器寄存器210-0中的作为经内 插半像素 b的初始值的（B-5C);在第二累加器寄存器210-1中的作为经内插半像素 d的初 始值的（D-5E);在第三累加器寄存器210-2中的作为经内插半像素 f的初始值的（F-5G); 及在第四累加器寄存器210-3中的作为经内插半像素 h的初始值的（H-5I)。累加器210的 内容510,即，"奇数"经内插半像素 b、d、f和h的初始值在图5的区域572示出，并且在一 方面中所述内容可以卸载到存储器上。
[0078] 现参照图3和6,在第二"偶数"机器周期的实例中，在第一"偶数"机器周期形成 的四个"偶数"经内插半像素 a、c、e和g的初始值可以通过以下操作来增加：基本上通过重 复第一"偶数"机器周期的运算，但是使用图3第三像素窗口位置302-2中的像素及第二抽 头系数集合[20, 20, 20, 20, 20, 20, 20, 20]，并且使用结果以增加先前的四个"偶数"经内插 半像素 a、c、e和g。
[0079] 仍参照图3和6,在一方面中，第二"偶数"机器周期可以包含将先前形成的四个 "偶数"经内插半像素 a、c、e和g重新加载到累加器210中，（例如）通过FIFO运算将像素 窗口寄存器202移位到具有像素 C、D、E、F、G、Η、I和J的像素窗口寄存器状态602,并且使 用如由状态606体现的第二抽头系数集合实例[20, 20, 20, 20, 20, 20, 20, 20]加载抽头系数 集合寄存器206。倍增器204可以用抽头系数集合寄存器206 [20, 20, 20, 20, 20, 20, 20, 20] 的内容或状态606乘以像素窗口寄存器202中的像素 C、D、E、F、G、Η、I和J，并且将所得乘 积耦合到求和装置208上。通过接收这些倍增器204的输出及图6所描绘的先前形成的四 个"偶数"经内插半像素 a、c、e和g的反馈，求和装置208可以在累加器210中形成具有在 图6的区域672示出的以下值的经增加的"偶数"半像素 a、c、e和g :在第一累加器寄存器 210-0中的等于（A-5B+20C+20D)的经增加的"偶数"经内插半像素 a;在第二累加器寄存器 210-1中的等于（C-5D+20E+20F)的经增加的"偶数"经内插半像素 c;在第三累加器寄存器 210-2中的等于（E-5F+20G+20H)的经增加的"偶数"经内插半像素 c;及在第四累加器寄存 器210-3中的等于（G-5H+20I+20J)的经增加的"偶数"经内插半像素 g。在一方面中，这些 经增加的四个"偶数"经内插半像素 a、c、e和g可以卸载到存储器上。
[0080] 现参照图3和7,在第二"奇数"机器周期的实例中，在第一"奇数"机器周期形成 的四个"奇数"经内插半像素 b、d、f和h的初始值可以用通过重复第二"偶数"机器周期的 运算但是使用图3第四像素窗口位置302-3中的像素而获得的结果来增加。抽头系数寄存 器可以保持在状态606,即第二抽头系数集合[20, 20, 20, 20, 20,20, 20, 20]。在一方面中， 像素窗口寄存器202可经移位以涵盖对应于图3第四像素窗口位置302-3的像素，S卩如通 过图7像素窗口寄存器状态702所示的D、E、F、G、H、I、J和K，并且将四个"奇数"经内插 半像素 b、d、f和h的初始值从存储器重新加载到累加器210中。在一个方面中，通过与所 描述的用于第二"偶数"机器周期的实质上相同的运算，第二"奇数"机器周期可以将累加 器210的内容更新到"奇数"经内插半像素 b、d、f和h的以下值（还在图7的区域772示 出）：在第一累加器寄存器210-0中的等于（B-5C+20D+20E)的经增加的"奇数"经内插半像 素 b ;在第二累加器寄存器210-1中的等于（D-5E+20F+20G)的经增加的"奇数"经内插半像 素 d;在第三累加器寄存器210-2中的等于（F-5G+20H+20I)的经增加的"奇数"经内插半像 素 f ;及在第四累加器寄存器210-3中的等于（H-5I+20J+20K)的经增加的"偶数"经内插半 像素 h。在一方面中，这些经增加的四个"奇数"经内插半像素 b、d、f和h可以卸载到存储 器。
[0081] 现参照图3和8,在一个方面中，第三"偶数"机器周期可以使用通过以下操作获 得的结果将四个"偶数"经内插半像素 a、c、e和g的先前经增加的（通过上述第二"偶数" 机器周期）值增加到最终值：通过重复第二"偶数"机器周期的运算，但是像素窗口寄存器 202被移位到状态802以涵盖图3第五像素窗口位置302-4的像素 E、F、G、H、I、J、I^PL， 并且系数寄存器206被加载到状态806,即第三抽头系数集合[-5,1，-5,1，-5,1，-5,1]。在 一个方面中，先前经增加的四个"偶数"经内插半像素 a、c、e和g可以从存储器被加载到 累加器210中，并且通过与所描述的用于第二"偶数"机器周期的实质上相同的运算，第三 "偶数"机器周期可以将累加器210的内容更新到"偶数"经内插半像素 a、c、e和g的以下 最终值：在第一累加器寄存器210-0中的等于（A-5B+20C+20D-5E+F)的"偶数"经内插半像 素 a;在第二累加器寄存器210-1中的等于（C-5D+20E+20F-5G+H)的"偶数"经内插半像素 a;在第三累加器寄存器210-2中的等于（E-5F+20G+20H-5I+J)的"偶数"经内插半像素 a; 及在第四累加器寄存器210-3中的等于（G-5H+20I+20J-5K+L)的"偶数"经内插半像素 a。 这些值在图8的区域872示出。
[0082] 现参照图3和9,在一个方面中，第三"奇数"机器周期可以使用通过以下操作获 得的结果将四个"奇数"经内插半像素 b、d、f和h的先前经增加的（通过上述第二"奇数" 机器周期）值增加到最终值：通过重复第二"偶数"机器周期的运算，但是像素窗口寄存器 202经移位到状态902以涵盖图3第六像素窗口位置302-5的像素 E、F、G、H、I、J、K、L和 M，以在累加器210中形成具有以下值的最终的"奇数"半像素 b、d、f和h (这些值在图9的 区域972示出）：在第一累加器寄存器210-0中的等于（B-5C+20D+20E-5F+G)的"奇数"经 内插半像素 b ;在第二累加器寄存器210-1中的等于（D-5E+20F+20G-5H+I)的"奇数"经内 插半像素 d;在第三累加器寄存器210-2中的等于（F-5G+20H+20I-5J+K)的"奇数"经内插 半像素 f ;及在第四累加器寄存器210-3中的等于（H-5I+20J+20K-5L+M)的"奇数"经内插 半像素 h。
[0083] 应了解图2多抽头经合并内插滤波器200执行六抽头内插滤波器处理产生"偶数" 和"奇数"经内插半像素的上述实例集合。应理解，6抽头内插滤波器仅是实例，并且并不意 图限制由任何实施例涵盖的实施方案及结构的范围或者可能是任何实施例的实施方案的 范围。例如，所属领域的一般技术人员可以易于应用相对于6抽头内插滤波器不出的概念 以提供8抽头内插滤波器。
[0084] 图10绘示用于根据各种示例性实施例的一个或方法和系统中的缩短机器周期的 子像素内插的一个处理1000的一个实例逻辑流程。在一个实例运算中，处理1000可以从 1002开始或可以包含通过1002,并且用对应于与分配给像素的索引（未示出）相关的"偶 数"位置的像素加载或以其它方式设定像素窗口寄存器。例如，图3位置302-0可以是根 据1002的"偶数"位置的实例。在一个实例运算中，处理1000可以在相对于1002的任何 时间，但是优选地在1006之前，在1004处用抽头系数集合加载或以其它方式建立抽头系数 寄存器。参照图4,在1004处用于根据各种示例性实施例的实践的用抽头系数集合加载抽 头系数寄存器的一个实例可以将抽头系数集合寄存器206加载或设定到具有（例如）第一 抽头系数集合[1，-5,1，-5,1，-5,1]的状态406。
[0085] 参照图10,在一方面中，在一个实例运算中，优选地具有对应于1002及1004所建 立的状态的处理1000可以转到1006,并且通过根据各种示例性实施例的内插多抽头的"偶 数"机器周期形成"偶数"子像素的集合。通过根据各种示例性实施例的内插多抽头滤波器 抽头的"偶数"机器周期形成"偶数"子像素集合的1006的一个实例可以是参照图4描述 的用于形成"偶数"经内插半像素 a、c、e和g的第一 "偶数"机器周期。
[0086] 继续参照图10,在一个实例运算中，在1006通过根据各种示例性实施例的内插多 抽头滤波器的"偶数"机器周期形成"偶数"子像素集合之后，处理1000可以转到1008,以 用对应于与（例如）在1002处"偶数"位置相关联的索引相关的"奇数"位置的像素移位或 以其它方式更新像素窗口寄存器的内容。参照图3,位置302-1示出了根据1008的"奇数" 位置的一个实例。在一方面中，在一个运算实例中，优选地具有对应于1008的像素窗口寄 存器状态及与状态1004相关联的抽头系数寄存器的处理1000可以转到1010,并且通过根 据一或多个示例性实施例的内插多抽头滤波器的"奇数"机器周期形成"奇数"子像素的集 合。通过内插多抽头滤波器的"奇数"机器周期形成"奇数"子像素的集合的1010的一个实 例可以是参照图5描述的形成"奇数"经内插半像素 b、d、f和h的第一 "奇数"机器周期。
[0087] 继续参照图10,在具有表示为"选项2"的逻辑流程的方面中，根据处理1000的实 例运算可以在1010形成"奇数"经内插半像素 b、d、f和h的集合之后转到终止条件退出块 1012,以确定是否符合用于缩短机器周期的子像素内插的给定终止条件。换句话说，在具有 表示为"选项2"的逻辑流程的方面中，四个"偶数"经内插半像素 a、c、e和g及四个"奇数" 经内插半像素 b、d、f和h的上述形成可以包括整个算术运算，换句话说，可以产生八个经内 插半像素 a、b、c、d、e、f、g和h的完整集合的最终值。此"选项2"方面可以提供两个机器 周期，产生全部集合的最终经内插半像素 a、b、c、d、e、f、g和h，每一半像素是两个乘积之 和。在根据此方面的运算中，在终止条件退出块1012的此第一情况的应答将是"是"，并且 处理100可以转到块1014且输出所形成的经内插半像素 a、b、c、d、e、f、g和h的集合。
[0088] 仍继续参照图10,在具有表示为"选项1"的逻辑流程的另一方面中，转到终止条 件退出块1012可经配置以在1010形成奇数的经内插半像素之后不立即进入终止条件退出 块1012,并且取而代之转到累加1050。如下文更详细地描述的，在"选项1"中，终止条件退 出块1012的终止条件可以是重复累加1050 (累加在1006和1010处形成的"偶数"和"奇 数"子像素集合）的次数的数目。
[0089] 在一个实例运算中，处理1000根据"选项1"方面配置，在1014处，累加1050的 第一情况可以是用对应于另一"偶数"位置的像素移位或以其它方式更新像素窗口寄存器 (例如，图2的像素窗口寄存器202)的内容，并且用抽头系数的另一集合加载或以其它方式 更新抽头系数寄存器。参照图3,位置302-2图示了根据1014的另一"偶数"位置的一个实 例。参照图4,将图4抽头系数集合寄存器206加载或设定到具有（例如）第二抽头系数集 合[20, 20, 20, 20, 20, 20, 20, 20]的状态606示出了 1014用另一抽头系数集合加载或以其 它方式更新抽头系数集合寄存器的一个实例。图4像素窗口寄存器202状态402还体现了 上述图3实例位置302-2在1014处的"偶数"位置。
[0090] 继续参照图10,在一方面中，在根据重复累加方面的一个实例运算中，通过根据 1014处的更新的"偶数"像素窗口寄存器状态和抽头系数寄存器状态，处理1000可以转到 1016,并且增加或以其它方式更新要么在1006处形成的要么先前通过预先迭代循环1014、 1016、1018、1020和1112(如下文更详细地描述）增加的"偶数"子像素集合。在所描述的 本实例中，这是1014的第一情况，并且因此将对1006处形成的"偶数"子像素集合进行增 力口。通过内插多抽头滤波器的"偶数"机器周期增加或以其它方式更新"偶数"子像素集合 的1016的一个实例可以是参照图6描述的用于增加"偶数"经内插半像素 a、c、e和g的第 二"偶数"机器周期。
[0091] 仍参照图10,在处理1000的一个实例运算中，在1016通过内插多抽头滤波器的 "偶数"机器周期增加"偶数"子像素集合之后，可以转到1018,以用对应于与（例如）在 1002和1014处"偶数"位置相关联的索引相关的另一"奇数"位置的像素移位或以其它方 式更新像素窗口寄存器的内容。例如，图3位置302-3可以是根据1018的"奇数"位置的 一个实例。根据一个方面，在实例运算中，通过对应于1018的"奇数"像素窗口寄存器状态 及在1016处"偶数"更新中使用的相同的抽头系数寄存器状态，处理1000可以转到1020， 并且增加或以其它方式更新"奇数"子像素的集合。假定这将是1020处的增加或更新的第 一情况，"奇数"基础子像素可以是在1010处形成的集合。应理解，在累加150的下一次重 复中，"奇数"基础子像素将是先前通过预先迭代累加，即迭代1014、1016、1018、1020 (通过 终止条件退出块1012形成为循环）增加的集合。通过内插多抽头滤波器的"奇数"机器周 期增加或以其它方式更新"奇数"经内插子像素的集合的1020的一个实例可以是参照图7 描述的用于增加"奇数"经内插半像素 b、d、f和h的第二"奇数"机器周期。
[0092] 继续参照图10,在一个实例运算中，在1020通过内插多抽头滤波器的"奇数"机器 周期增加"奇数"子像素集合之后，处理1000可以转到终止条件退出块1040,以确定是否是 给定终止条件，对于此方面，终止条件是重复累加1050的次数的给定数目。下文参照图8 和9连同图10更详细地描述的一个此类实例是执行"偶数"经内插半像素 a、c、e和g的第 二和最终实例增加（在实例中，所述增加是通过图8第二"偶数"机器周期完成）并且执行 "奇数"经内插半像素 b、d、f和h的第二和最终实例增加（在实例中，所述增加是通过图9 第二"奇数"机器周期完成）。
[0093] 仍参照图10,将假定对于此实例给定终止条件是重复一次以上累加1050,并且因 此，在终止条件退出块1012处的应答是"否"。因此处理1000返回到累加1050。继续1014、 1016、1018、1020、1012的循环直到符合终止条件退出块1012处的终止条件为止。参考参 照图8和9描述的实例，它们示出1050累加1014、1016、1018和1020的循环的迭代的一个 实例。当符合终止条件退出块1012处的终止条件时，1050累加子像素完成，并且处理1000 可以转到1014并输出最终的经内插子像素。参照图8和9,1014输出最终的经内插子像素 的一个实例是所描述的产生子像素 a、b、c、d、e、f、g和h的最终值。
[0094] 图11作为一个实例输入1100绘示可以在根据一个示例性实施例的缩短周期的 多抽头内插滤波器设备和滤波器方法中处理的两个像素行段1102_0和1102_1。像素行段 1102_0 示出为具有"完整"像素 0A、0B、0C、0D、0E、0F、0G、0H、0I、0J、0K、0L 和 0M(统称为"像 素0Α-0Μ"），及像素行段像素行102_1示出为具有"完整"像素1A、1B、1C、1D、1E、1F、1G、1H、 1I、1J、1K、1L和1M(统称为"像素1A-1M"）。在描述根据示例性实施例的实例处理时，将假 定像素0Α-0Α和1A-1M具有给定值，例如但不限于光检测器（未示出）的输出或经过滤的 输出。然而，应理解，短语"像素行段"内的术语"行"未必意味着像素必须是来自行列视频 阵列的"行"。例如，像素行段1102_0和1102 j可以来自阵列的邻接的或以其它方式间隔 开"列"（未示出）、邻接的对角线（未示出）或来自阵列的其它对应区域。
[0095] 继续参照图11，像素行段1102_0还示出为具有半像素位置0a、0b、0c、0d、0e、0f、 0g和Oh (统称为"半像素0a-0h")，及类似地，像素行段1102_1示出为具有半像素位置la、 lb、lc、Id、le、If、lg 和 lh (统称为"半像素 la_lh"）。
[0096] 参照附录A，伪码段A1绘示用于根据一个示例性实施例的缩短周期的多抽头内 插滤波器设备和滤波器方法的实例计算机可执行指令，及其使用实例像素行102_0的像素 0Α-0Μ和像素行102_1的像素1A-1M根据更多个示例性实施例中的一者产生半像素0a-0h 和半像素 la-lh的运算。
[0097] 图12绘示图2根据一个示例性实施例的缩短周期的多抽头内插滤波器200的交 错色度分量配置1200的双线性内插。参照图12,在一方面中，交错的色度分量配置1200可 以用Rss寄存器202中的8位有正负号字节乘以Rtt寄存器206中的对应的8位无正负号 字节，并且按照如通过从倍增器204到求和装置208的指示箭头所示的交叉配对加上乘法 运算所得值的方式来配置求和装置208-0、208-1、208-2和208-3。比较图2和12,应了解， 它们根据所描述的其不同的运算完成从倍增器204到求和装置208的乘法运算所得值的对 应路由或耦合。关于用于改变图2与12之间倍增器204到求和装置208的耦合模式的切 换、路由或耦合逻辑（未示出），在一个方面中，所属领域的一般技术人员可以基于本发明 通过应用常规的数字信号处理器设计技术选择或以其它方式实施此类逻辑，并且因此省略 进一步详细描述。
[0098] 图13绘示可以涉及根据一个示例性实施例的平面色度分量的双线性内插的像素 的一个实例阵列1300。
[0099] 图14绘示像素的实例阵列1400,所述像素具有在基于图13的实例阵列1300的平 面色度分量的双线性内插中产生的四分之一像素。
[0100] 参照附录A，伪码段A2参照图13和14绘示用于在根据更多个示例性实施例中的 一者的设备和方法中在平面色度分量的双线性内插中产生四分之一像素的计算机可执行 指令的实例。
[0101] 图15绘示可以有利地采用本发明的一或多个实施例的示例性无线通信系统 1500。出于说明的目的，示例性无线通信系统1500绘示三个远程单元1520U530和1550 及两个基站1540。应认识到，常规的无线通信系统可以具有更多远程单元和基站。远程单 元1520、1530和1550可以包含半导体装置1525、1535和1555,并且半导体装置1525、1535 和1555中的一或多者可以包含根据各种示例性实施例的一或多个缩短周期的多抽头内插 滤波器，例如但不限于参照图2描述的缩短周期的多抽头内插滤波器，所述多抽头内插滤 波器可配置以执行如参照图3到10描述的子像素内插，并且在一个方面中如参照图11描 述的可配置以执行例如参照图12和13描述的双线性内插。图15绘示来自基站1540和来 自远程单元1520、1530和1550的前向链路信号1580及从远程单元1520、1530和1550到 基站1540的反向链路信号1590。
[0102] 参照图15,远程单元1520示出为移动电话，远程单元1530示出为便携式计算机， 及远程单元1550示出为无线本地环路系统中的固定位置远程单元。应理解，这些仅是可以 实施远程单元1520、1530和1550中的任一者的实例装置。例如，远程单元1520、1530和 1550可以是以下中的一或多者：移动电话、手持式个人通信系统（PCS)装置、便携式数据单 元（例如，个人数据助理）、导航装置（例如，具GPS功能的装置）、机顶盒、音乐播放器、视频 播放器、娱乐单元、固定位置数据单元（例如，仪表读取设备）、或用以存储或检索数据或计 算机指令的任何其它装置或其任何组合。尽管图15说明根据本发明的教示的远程单元，但 本发明不限于这些示范性说明的单元。本发明的实施例可以适当地应用在包含至少一个半 导体裸片（半导体裸片具有包含存储器及用于测试及特征化的片上电路的有源集成电路） 的任何装置中。
[0103] 所属领域的技术人员将了解，可使用多种不同技术和技法中的任一者来表示信息 和信号。例如，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或或其任何组合来 表示在以上描述中始终参考的数据、指令、命令、信息、信号、位、符号和码片。
[0104] 此外，所属领域的技术人员将了解，结合本文所揭示的实施例而描述的各种说明 性逻辑块、模块、电路和算法步骤可实施为电子硬件、计算机软件或两者的组合。为清楚说 明硬件与软件的此互换性，上文已大致关于其功能性而描述了各种说明性组件、块、模块、 电路及步骤。所述功能性是实施为硬件还是软件取决于特定应用及施加于整个系统的设计 约束。所属领域的技术人员可针对每一特定应用以不同方式来实施所描述的功能性，但所 述实施方案决定不应被解释为会导致脱离本发明的范围。
[0105] 结合本文所揭示的实施例而描述的方法、序列和/或算法可直接以硬件、以由处 理器执行的软件模块或以两者的组合体现。软件模块可驻存在RAM存储器、闪存存储器、 ROM存储器、EPROM存储器、EEPR0M存储器、寄存器、硬盘、可移除磁盘、⑶-R0M，或此项技术 中已知的任一其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存 储媒体读取信息并将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。
[0106] 因此，本发明的一实施例可以包含计算机可读媒体，体现如根据所描述实施例的 方法用于对所接收的串行比特流相位采样的方法。因此，本发明不限于所说明的实例，且任 何用于执行本文中所描述的功能性的装置包括在本发明的实施例中。
[0107] 虽然前面的揭示内容展示本发明的说明性实施例，但应注意，可在不脱离如所附 权利要求书界定的本发明的范围的情况下，在其中做出各种改变和修改。无需以任何特 定次序来执行根据本文中所述的本发明的实施例的方法权利要求项的功能、步骤及/或动 作。此外，尽管可以单数形式描述或主张本发明的元件，但除非明确陈述对于单数的限制， 否则也涵盖复数形式。
[0108] 附录 A
[0109]
【权利要求】
1. 一种用于产生像素阵列的经内插像素的方法，其包括： 基于来自所述像素阵列的像素的窗口寄存器及具有给定抽头系数集合的抽头系数寄 存器形成偶数经内插子像素的集合； 用所述像素的另一者更新所述窗口寄存器； 基于所述窗口寄存器及所述抽头系数寄存器形成奇数经内插子像素的集合；并且 累加所述偶数经内插子像素及所述奇数经内插子像素直到符合给定终止条件为止，其 中每一累加包括： 基于另一抽头系数集合更新所述抽头系数寄存器并且用所述像素的另一者更新所述 窗口寄存器， 基于所述窗口寄存器及所述抽头系数寄存器增加所述偶数经内插子像素， 用所述像素的另一者更新所述窗口寄存器，并且 基于所述窗口寄存器及所述抽头系数寄存器增加所述奇数经内插子像素；并且 在符合所述终止条件后输出所述偶数经内插子像素的集合及所述奇数经内插子像素 的集合。
2. 根据权利要求1所述的方法，其中所述终止条件对应于具有六个乘积之和的所述偶 数经内插像素中的至少一者。
3. 根据权利要求1所述的方法，其中形成所述偶数经内插子像素的集合在单个机器周 期过程中发生，并且其中形成所述奇数经内插子像素的集合在单个机器周期过程中发生。
4. 根据权利要求3所述的方法，其中形成所述偶数经内插子像素的集合使所述集合形 成为包含四个偶数经内插子像素，所述四个偶数经内插子像素中的每一者具有两个乘积之 和，并且其中形成所述奇数经内插子像素的集合使所述集合形成为包含四个奇数经内插子 像素，所述四个奇数经内插子像素中的每一者具有对应的两个乘积之和。
5. 根据权利要求4所述的方法， 其中每一增加所述偶数经内插子像素包含将所述四个偶数经内插子像素中的每一者 增加另外对应的两个乘积之和，并且 其中每一增加所述奇数经内插子像素包含将所述四个奇数经内插子像素中的每一者 增加另外对应的两个乘积之和。
6. 根据权利要求5所述的方法，其中更新所述抽头系数寄存器和更新所述窗口寄存器 结合增加所述偶数经内插子像素在单个机器周期过程中发生，并且其中所述另一次更新所 述窗口寄存器结合增加所述奇数经内插子像素在单个机器周期过程中发生。
7. 根据权利要求1所述的方法， 其中形成所述偶数经内插子像素形成至少四个偶数经内插子像素，所述四个偶数经内 插子像素中的每一者具有两个乘积之和， 其中形成所述奇数经内插子像素形成至少四个奇数经内插子像素，所述四个奇数经内 插子像素中的每一者具有对应的两个乘积之和， 其中每一增加所述偶数经内插子像素包含将所述四个偶数经内插子像素中的每一者 增加另外对应的两个乘积之和，并且 其中每一增加所述奇数经内插子像素包含将所述四个奇数经内插子像素中的每一者 增加另外对应的两个乘积之和。
8. 根据权利要求1所述的方法，其中在两次累加所述偶数经内插子像素及所述奇数经 内插子像素后符合所述终止条件。
9. 根据权利要求1所述的方法， 其中形成所述偶数经内插子像素包括用来自所述窗口的像素乘以来自所述抽头系数 集合的对应的抽头系数以产生对应的乘积之和,将所述乘积之和的对求和以产生乘积之和 的集合，将所述乘积之和的集合加载到累加器中作为所述偶数经内插子像素的集合，并且 将所述偶数经内插子像素的集合从所述累加器寄存器卸载到存储器，并且 其中形成所述奇数经内插子像素包括用来自所述更新的窗口的像素乘以来自所述抽 头系数集合的对应的抽头系数以产生对应的乘积之和，将所述乘积之和的对求和以产生乘 积之和的集合，将所述乘积之和的集合加载到所述累加器中作为所述奇数经内插子像素的 集合，并且将所述奇数经内插子像素的集合从所述累加器寄存器卸载到所述存储器。
10. 根据权利要求9所述的方法，其中形成所述偶数经内插子像素的集合在单个机器 周期过程中发生，并且其中形成所述奇数经内插子像素的集合在单个机器周期过程中发 生。
11. 根据权利要求9所述的方法， 其中每一增加所述偶数经内插子像素包含将所述偶数经内插子像素的集合从所述存 储器加载到所述累加器寄存器中，用来自所述更新的窗口的像素乘以来自所述更新的抽头 系数集合的对应抽头系数以产生对应的乘积之和，将所述乘积之和的对与来自所述累加器 寄存器的对应偶数经内插子像素求和以产生累加的乘积之和的集合，将所述累加的乘积之 和的集合加载到所述累加器寄存器中作为更新的偶数经内插子像素的集合，并且将所述偶 数经内插子像素的集合从所述累加器寄存器卸载到所述存储器，并且 其中每一增加所述奇数经内插子像素包含将所述奇数经内插子像素的集合从所述存 储器加载到所述累加器寄存器中，用来自所述另一次更新的窗口的像素乘以来自所述抽头 系数集合的对应抽头系数以产生对应的乘积之和，将所述乘积之和的对与来自所述累加器 寄存器的对应奇数经内插子像素求和以产生累加的乘积之和的集合，将所述累加的乘积之 和的集合加载到所述累加器寄存器中作为更新的奇数经内插子像素的集合，并且将所述奇 数经内插子像素的集合从所述累加器寄存器卸载到所述存储器。
12. 根据权利要求11所述的方法，其中增加所述偶数经内插子像素的集合在单个机 器周期过程中发生，并且其中增加所述奇数经内插子像素的集合在单个机器周期过程中发 生。
13. -种用于产生像素阵列的经内插像素的设备，其包括： 用于基于来自所述像素阵列的像素的窗口及给定抽头系数集合形成偶数经内插子像 素的集合的装置； 用于用所述像素的另一者更新所述窗口的装置； 用于基于像素的所述窗口及所述抽头系数集合形成奇数经内插子像素的集合的装 置； 用于累加所述偶数经内插子像素及所述奇数经内插子像素直到符合给定终止条件为 止的装置，其中所述用于累加的装置可经配置以： 更新所述抽头系数集合并且用所述像素的另一者更新所述窗口； 基于像素的所述窗口及所述抽头系数集合增加所述偶数经内插子像素； 用所述像素的另一者更新像素的所述窗口；并且 基于像素的所述窗口及所述抽头系数集合增加所述奇数经内插子像素；以及 用于在符合所述给定终止条件时输出所述偶数经内插子像素及所述奇数经内插子像 素的装置。
14. 根据权利要求13所述的用于产生像素阵列的经内插像素的设备， 其中所述用于形成所述偶数经内插子像素的集合的装置经配置以使所述集合形成为 包含四个偶数经内插子像素，所述四个偶数经内插子像素中的每一者具有两个乘积之和， 其中所述用于形成所述奇数经内插子像素的集合的装置经配置以使所述集合形成为 包含四个奇数经内插子像素，所述四个奇数经内插子像素中的每一者具有对应的两个乘积 之和。
15. 根据权利要求14所述的用于产生像素阵列的经内插像素的设备，其中所述用于累 加所述偶数子像素及所述奇数经内插子像素的装置经配置以通过将所述四个偶数经内插 子像素中的每一者增加另外对应的两个乘积之和来增加所述偶数经内插子像素，并且通过 将所述四个奇数经内插子像素中的每一者增加另外对应的两个乘积之和来增加所述奇数 经内插子像素。
16. 根据权利要求13所述的用于产生像素阵列的经内插像素的设备，其中所述设备集 成到至少一个半导体裸片中。
17. 根据权利要求13所述的用于产生像素阵列的经内插像素的设备，其进一步包括 从由以下项组成的群组中选出的装置：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装 置、通信装置、个人数字助理PDA、固定位置数据单元及计算机，所述设备集成到所述装置 中。
18. -种包括指令的计算机可读媒体，所述指令在由无线通信系统中的处理器设备执 行时使所述处理器设备执行操作，所述操作实施用于产生像素阵列的经内插像素的方法， 所述计算机可读媒体包括使所述处理器设备执行以下操作的指令： 基于来自所述像素阵列的像素的窗口及给定抽头系数集合形成偶数经内插子像素的 集合； 用所述像素的另一者更新所述窗口； 基于像素的所述窗口及所述抽头系数集合形成奇数经内插子像素的集合； 累加所述偶数经内插子像素及所述奇数经内插子像素的集合直到符合给定终止条件 为止，其中所述指令使得所述处理器设备通过以下操作来累加： 更新所述抽头系数集合并且用所述像素的另一者更新像素的所述窗口， 基于像素的所述窗口及所述抽头系数集合增加所述偶数经内插子像素； 用所述像素的另一者另一次更新像素的所述窗口，并且 基于像素的所述窗口及所述抽头系数集合增加所述奇数经内插子像素；并且输出所述 偶数经内插子像素及所述奇数经内插子像素。
19. 根据权利要求18所述的计算机可读媒体，其中所述使所述处理器设备形成所述偶 数经内插子像素的集合的指令使所述处理器设备使所述集合形成为包含四个偶数经内插 子像素，所述四个偶数经内插子像素中的每一者具有两个乘积之和，并且其中所述使所述 处理器设备形成所述奇数经内插子像素的集合的指令使所述处理器设备使所述集合形成 为包含四个奇数经内插子像素，所述四个奇数经内插子像素中的每一者具有对应的两个乘 积之和。
20. 根据权利要求18所述的计算机可读媒体， 其中所述使所述处理器设备增加所述偶数经内插子像素的指令使所述处理器设备将 所述四个偶数经内插子像素中的每一者增加另外对应的两个乘积之和，并且 其中所述使所述处理器设备增加所述奇数经内插子像素的指令使所述处理器设备将 所述四个奇数经内插子像素中的每一者增加另外对应的两个乘积之和， 其中每一增加所述奇数经内插子像素包含将所述四个奇数经内插子像素中的每一者 增加另外对应的两个乘积之和。
21. -种用于产生像素阵列的经内插像素的设备，其包括逻辑电路，所述逻辑电路具有 用于接收来自像素阵列的像素的输入端，其中所述逻辑电路经配置以： 基于来自所述像素阵列的像素的窗口及给定抽头系数集合形成偶数经内插子像素的 集合； 用所述像素的另一者更新所述窗口； 基于像素的所述窗口及所述抽头系数集合形成奇数经内插子像素的集合； 累加所述偶数经内插子像素及所述奇数经内插子像素直到符合给定终止条件为止，其 中所述逻辑电路经配置以通过以下操作来累加： 更新所述抽头系数集合并且用所述像素的另一者更新所述窗口； 基于像素的所述窗口及所述抽头系数集合增加所述偶数经内插子像素， 用所述像素的另一者更新像素的所述窗口，并且 基于像素的所述窗口及所述抽头系数集合增加所述奇数经内插子像素；并且 在符合所述给定终止条件时输出所述偶数经内插子像素及所述奇数经内插子像素。
22. 根据权利要求21所述的用于产生像素阵列的经内插像素的设备，其中所述逻辑电 路集成到至少一个半导体裸片中。
23. 根据权利要求21所述的用于产生像素阵列的经内插像素的设备，其进一步包括 从由以下项组成的群组中选出的装置：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装 置、通信装置、个人数字助理PDA、固定位置数据单元及计算机，所述逻辑电路集成到所述装 置中。
【文档编号】H04N19/523GK104247435SQ201380020605
【公开日】2014年12月24日 申请日期:2013年4月18日 优先权日:2012年4月19日
【发明者】周博, 贸·曾, 俊晨·杜, 卢西恩·科德雷斯库, 苏海勒·亚利尔 申请人:高通股份有限公司