基于FPGA的TD‑SCDMA小区搜索系统及其方法与流程

本发明涉及移动通信领域中的搜索技术，尤其涉及一种基于FPGA（现场可编程门阵列）的TD-SCDMA（时分同步码分多址技术）小区搜索系统及其方法。

背景技术：

TD-SCDMA系统全面满足IMT-2000的基本要求，采用不需配对频率的TDD双工模式，以及TDMA/CDMA相结合的多址接入方式，同时喜用1.28Mchips/s的低chip传输速率，扩频带宽为1.6MHz。在进行TD-SCDMA小区搜索中各个阶段都需要偏移多次的滑动窗搜索，每滑动一次，计算一次滑动窗内相关操作的能量值，然后从多次滑动得到的相关操作的能量值中，取其中最大的值所对应的滑动偏移位置为所得搜索点所在位置。如果采用传统的FPGA完全并行的操作模式，必须同步叠加多个硬件实现的滑动窗搜索模块，FPGA的硬件资源开销特别大。这样需要选择高成本的FPGA芯片，增大设备的电路成本面积和功耗开销，衰减了FPGA进行数字信号处理的价值。

技术实现要素：

本发明目的是解决目前FPGA平台上实现TD-SCDMA系统小区搜索过程并行处理中对FPGA的硬件资源需求过高问题，提供一种基于FPGA的TD-SCDMA小区搜索系统及其方法。

实现本发明目的技术方案是：

在进行小区搜索处理逻辑及类似滑动搜索处理中，采用灵活的提高处理时钟频率，复用硬件滑动搜索模块，达到降低整体资源开销的目的。

根据3GPP标准TD-SCDMA的码片速率是1.28Msps；假设实际需求上行频信道同步点精确搜索的滑动偏移值为64，选定的FPGA平台为ALTERA的CYCLONE3类型芯片EP3CX；本发明中采用的时分复用设计方法首先将EP3CX的数据时钟利用锁相环做64倍频（64×1.28MHz=76.8MHz），得到76.8MHz时钟，然后根据时钟频率为码片速率的64倍来运用时分复用的方式；利用FPGA富余的时钟资源，采用串行输出取代并行处理，减少FPGA片内乘法器等资源消耗的设计方法。1组滑动相关模块使用64倍时钟频率（76.8MHz）计算工作，串行完成64次操作的时钟，与采用码片时钟频率（1.28MHz）并行64组滑动相关计算完成时间开销基本一致长度；因此，大大提升了FPGA的资源利用率。

具体地说：

一、基于FPGA平台TD-SCDMA的小区搜索系统（简称系统）

本系统包括无线信号接收器、基带数据发生器、时分复用数据发生器、小区搜索器和扫频判决器；

无线信号接收器、基带数据发生器、时分复用数据发生器和小区搜索器依次连接；

小区搜索器、扫频判决器和基带数据发生器依次连接。

二、基于FPGA平台的TD-SCDMA小区搜索方法（简称方法）

本方法包括下列步骤：

①频点N基带数据；

②无线帧起始点搜索；

③下行导频的下同步码搜索；

④判断当前小区是否为有效结果，是则进入步骤⑤，否则跳转到步骤①；

⑤搜索中间码；

⑥确定扰码；

⑦判断频点搜索是否完成，是则进入步骤⑧，否则跳转到步骤①；

⑧完成。

本发明具有下列优点和积极效果：

①小区搜索速度快：可在1秒内完成76个频点小区搜索工作；

②FPGA资源利用率高：通过数据时分复用设计方法进行TD-SCDMA小区搜索运算，可以将FPGA的资源消耗降低到1/64；

③FPGA芯片成本降低：提高合适时钟运行频率，FPGA片内资源需求大幅度降低，可选择芯片价格会大幅降低，从而有效地控制芯片成本，提升产品的竞争力；

④FPGA芯片封装变小：选择片内资源较少FPGA芯片，芯片封装缩小有利于设备的小型化。

附图说明

图1是本系统的结构方框图；

图2是时分复用数据发生器的结构方框图；

图3是时分复用数据发生器的信号时序图；

图4是本方法的工作流程图；

图中：

00—无线信号接收器；

10—基带数据发生器；

20—时分复用数据发生器：

21—缓存地址产生器，

22—移位寄存器组，

22-1—第1级寄存器，

22-2—第2级寄存器，……

22-N—第N级寄存器，N为自然数，≤128；

23—输出解码器；

30—小区搜索器：

31—无线帧起始点搜索模块，

32—下同步码搜索模块，

33—小区判决模块，

34—中间码搜索模块；

40—扫频判决器40。

英译汉

1、FPGA：Field Programmable Gate Array，现场可编程门阵列。

2、TD-SCDMA：Time Division-Synchronous Code Division Multiple Acess，时分同步码分多址。

3、DDC：Digital Down Converter，数字下变频。

具体实施方式

以下结合附图和实施例详细说明。

一、系统

1、总体

如图1，本系统包括无线信号接收器00、基带数据发生器10、时分复用数据发生器20、小区搜索器30和扫频判决器40；

无线信号接收器00、基带数据发生器10、时分复用数据发生器20和小区搜索器30依次连接；

小区搜索器30、扫频判决器40和基带数据发生器10依次连接。

2、工作机理：

无线信号接收器00接收空中接口TD-SCDMA信号，转化为中频基带数据送给基带数据发生器10；扫频判决器40处理小区搜索结果，产生频点配置信息，控制基带数据发生器10；基带数据发生器10产生对应频点的零中频基带数据，按照频点配置信息进行DDC（数字下变频）处理，将结果送到时分复用数据发生器20；时分复用数据发生器20产生设定需要的时分复用格式数据，把结果送入小区搜索器30；小区搜索器30进行小区搜索，得到小区有效扰码和位置信息，并将结果送入扫频判决器40；当将结果送入扫频判决器40，最后实现TD-SCDMA所有小区的搜索工作。

3、功能部件

1）无线信号接收器00

无线信号接收器00是一种通用的部件；

该部件接收TD-SCDMA空口信号，对空中接口信号进行射频处理，转换成数字中频基带信号。

2）基带数据发生器10

基带数据发生器10是在基于CYCLONE3系列的FPGA硬件平台上实现的，主要用FPGA的Les（逻辑单元）、Registers（寄存器）、Embedded Multiple（硬件乘法器）以及M9K（存储器）进行搭建的硬件电路。

基带数据发生器10的主要功能是给输入的TD-SCDMA基站下行数据进DDC（数字下变频）模块，提供特定频点零中频数据；当前现有TD-SCDMA基站00规划了最多76组频点，通过扫频判决器40生成对应的频点配置参数给基带数据发生器10，得到后续的对应频点的零中频数据给时分复用数据发生器20。

3）时分复用数据发生器20

时分复用数据发生器20是在基于CYCLONE3系列的EP3CX硬件平台上实现的，主要是用FPGA上面的Les（逻辑单元）、Registers（寄存器）和PLL（锁相环）等搭建起来的硬件电路。

具体地说，如图2，时分复用数据发生器由缓存地址发生器21、移位寄存器组22和输出解码器23组成；

其连接关系是：输出解码器23分别与缓存地址发生器21和移位寄存器组22连接。

输入到时分复用数据发生器20的输入数据信号data_in和数据有效信号data_in_en连接到移位寄存器组22，移位寄存器组22内的第1级寄存器22-1、第2级寄存器22-2、……、第N级寄存器22-N的输出端口Q依次与次级寄存器输入端口D；移位寄存器组22内的第1级寄存器22-1、第2级寄存器22-2、……、第N级寄存器22-N的输出端口Q都输出到输出解码器23的输入口；data_in_en连接到缓存地址发生器21的使能输入口，缓存地址发生器21的缓存地址输出链接输出解码器23；输出解码器23输出数据 data_out和输出数据有效data_in_en为最终的时分复用数据发生器20的输出结果。

时分复用数据发生器20按照需要的偏移数为N，设计N级移位寄存器，并将时钟速率设定为输入数据码片速率的N倍，通过慢速写入移位寄存器组、高速（N倍写入速率）从寄存器组读出数据的方式，实现时分复用方式去进行硬件资源的时分复用。

以N=4为例，时分复用数据发生器20的设计时序图如图3所示。

时分复用数据发生器20的主要功能是将输入的基带数据转换成时分复用格式的基带数据输出，从而有利用后面的小区搜索器30进行多次滑动相关运算的资源复用。

3）小区搜索器30

小区搜索器30是在基于CYCLONE3系列的FPGA硬件平台上实现的，主要用FPGA的Les（逻辑单元）、Registers（寄存器）、Embedded Multiple（硬件乘法器）以及M9K（存储器）进行搭建的硬件电路。

小区搜索器30内嵌的模块包括依次交互的无线帧起始点搜索模块31、下同步码搜索模块32、小区判决模块33和中间码搜索模块34。

无线帧起始点搜索模块31：主要实现从零中频数据码片流中，找出实际无线帧帧头位置，作为后续搜索的数据起点；本系统是直接采集空口的TD-SCDMA基站00下行数据，需要重新对其无线帧位置。

下同步码搜索模块32：主要实现当前频点对应小区下行导频信道的下同步码；根据无线帧起始点搜索模块31得到无线帧帧头位置，得到下导频位置，并从此点开始取128码片数据，完成与32组本地同步码的滑动相关搜索工作，选取其中最大的一组相关值对应的本地码组号作为下行导频的下同步码。

小区判决模块33：主要实现判决当前频点搜索到的小区是否为有效小区，避免后续无效工作，提前切换扫频设置，进入下一个频点的搜索过程，减少搜索时间开销。

中间码搜索模块34：主要实现获得小区的中间码和扰码；根据无线帧起始点搜索模块31得到无线帧帧头位置，选取下一帧基带数据的ts0数据中间码数据（128码片）；并根据搜索下同步码模块32得到的下同步码，获得4组基本中间码序列；将其逐一做相关（只需要相关4次），选取最大相关值的一组码组号做为扰码。

4）扫频判决器40

扫频判决器40是在基于CYCLONE3系列的FPGA硬件平台上实现的，主要用FPGA的Les（逻辑单元）、Registers（寄存器）及M9K（存储器）进行搭建的硬件电路。

扫频判决器40的主要功能是完成频点切换功能，生成对应的频点配置参数给基带数据发生器10，并将对应频点的小区搜索结果列表输出。

二、方法

如图4，本方法的工作流程如下：

0、起始-400

①频点N基带数据-401

更新频点参数，产生时分复用格式的初始频点的零中频数据；

②无线帧起始点搜索-402

开始搜索无线帧的起始位置，得到实际无线数据帧的帧头位置，并缓存并从此点开始取128码片数据；

③下行导频的下同步码搜索-403

下行导频信道的下同步获取，下行导频信道本地下同步码（32组，每组64个码片）与步骤②缓存128个码片数据进行滑动相关操作取得最大那组，作为下行导频信道的下同步号码；

④根据步骤③得到所有搜索结果，判断当前小区是否为有效结果-404，是则进入步骤⑤，否则跳转到步骤①；

⑤搜索中间码-405

小区的中间码和扰码获得，中间码本地下同步码（4组，每组128个码片）与步骤②缓存128个码片数据进行滑动相关操作取得最大那组，得到中间码，进而得到扰码；

⑥确定扰码-406；

⑦判断频点搜索是否完成-407，是则进入步骤⑧，否则跳转到步骤①；

⑧完成-408

输出所有频点对应的小区搜索结果。