一种多通道DDS间同步输出设备及同步方法与流程

本发明涉及微波领域，特涉及一种多通道DDS间同步输出设备及同步方法，应用于雷达领域和通信产品。

背景技术：

一般的多通道DDS(直接数字式频率综合器)间同步输出主要采用控制和同步信号在分配给各路DDS时使用相同长度线缆的方法，其电路原理框图如图1所示，在REF_CLK(参考时钟)到达各路DDS时是同步的条件下，采用相同长度的线缆对I/O_UPDATE(输入/输出更新脉冲)和SYNC_IN(同步输入)等信号进行分配，以保证各路数据在DDS内部的是同时更新和同时处理，从而使多通道DDS能同步输出信号。由于不同环境温度时线缆传输时延不同因此此类同步方法受各路线缆工作环境温度必须相同的限制。所以一般只用于各个DDS通道工作温度相差不大时的多通道DDS间同步输出。

技术实现要素：

针对背景技术的不足，本发明提出了一种多通道DDS间同步输出设备及同步方法，通过对各路DDS输出的时间差实时进行检测和校正的方法完成多通道DDS间同步输出。本发明使多通道DDS间的同步输出不再受工作环境温度必须相同的限制，实现不同工作环境温度下的多通道DDS间同步输出。

本发明的技术方案为：一种多通道DDS间同步输出设备，包括控制模块、可编程时钟分配延时模块、多通道DDS、耦合网络A/D转化模块，其特征在于：所述可编程时钟分配延时模块将I/O_UPDATE和SYNC_IN信号分配后连接到各个DDS，各个DDS的输出信号通过耦合网络与A/D转化模块连接，A/D转化模块与控制模块连接，控制模块与可编程时钟分配延时模块连接，控制模块根据同步输出时间差计算延时量，通过控制可编程时钟分配延时模块分别对各通道DDS的I/O_UPDATE和SYNC_IN信号进行不同的延时完成校正。

根据如上所述的多通道DDS间同步输出设备，其特征在于：所述的控制模块为FPGA。

根据如上所述的多通道DDS间同步输出设备，其特征在于：所述的可编程时钟分配延时模块分为可编程时钟分配延时模块1和可编程时钟分配延时模块2，其中可编程时钟分配延时模块1对I/O_UPDATE进行分配和延时；可编程时钟分配延时模块2对SYNC_IN进行分配和延时。

本发明还公开了一种多通道DDS间同步输出的同步方法，其特征在于：包括以下步骤：

控制模块分别使用数字去斜的方法检测并存储从发出I/O_UPDATE信号到收到各DDS信号之间的时间差，选取所有DDS通道中时间差最大的一路作为基准通道，FPGA计算出其余各路DDS相对于基准通道所需要的延时量；

控制模块通过控制可编程时钟分配延时模块分别对各路DDS的I/O_UPDATE和SYNC_IN信号进行不同延时实现校正。

本发明的有益效果：一是使多通道DDS间的同步输出不再受工作环境温度必须相同的限制，实现不同工作环境温度下的多通道DDS间同步输出；二是可在线实时对DDS通道进行校正，可以避免长时间运行后各器件运行参数发生改变的情况。

附图说明

图1一般的多通道DDS间同步输出电路原理框图；

图2多通道DDS间同步输出电路原理框图；

具体实施方式

以下结合附图和实施例对本发明进一步说明。

图2是本发明的实现电路原理框图。FPGA发出I/O_UPDATE信号并控制一路DDS产生线性调频信号，DDS输出的信号通过耦合网络和A/D采样后送至FPGA，FPGA使用数字去斜的方法检测并存储从发出I/O_UPDATE信号到收到DDS信号之间的时间差，分别控制各路DDS单独开启并检测，通过选取所有DDS通道中时间差最大的一路作为基准通道，其时间差为标准通道时间差，各通道的时间差与标准通道时间差相减即为通道间同步输出时间差，FPGA根据同步输出时间差计算延时量，通过控制可编程时钟分配延时模块分别对各路DDS的I/O_UPDATE和SYNC_IN信号进行不同延时实现校正，校正后再次检测DDS通道间同步输出时间差，如果时间差超过同步精度要求则进行再次校正直至满足系统同步精度要求，通过闭环检测和校正完成DDS通道间同步输出。

本发明的DDS需要具有SYNC_IN同步输入功能，能对DDS内部电路工作时钟进行同步。

耦合网络对各个通道的不同延时需要预先测出并在FPGA中进行补偿。

可编程时钟分配延时模块1对I/O_UPDATE进行分配和延时，其延时范围需要覆盖DDS通道间的最大时间差，其延时步进需要不大于DDS内部SYNC_CLK(同步时钟)的一个时钟周期。

可编程时钟分配延时模块2对SYNC_IN进行分配和延时，其延时范围需要覆盖DDS内部SYNC_CLK(同步时钟)的一个周期，其延时步进需要不大于DDS内部SYS_CLK的一个时钟周期。

ADC的采样时钟频率要求大于两倍DDS输出最高信号频率，采样时钟频率和位数越高越好。

以下以在未进行延时校正时，各DDS通道间输出时间差在0～20ns的范围，单独通道的最大延时不超过100ns，要求DDS间同步输出的时间差小于1ns为例，对本发明进一步进行说明。

按图2进行系统设计，DDS产生信号频率为80MHz～120MHz脉宽为40ns线性调频信号，FPGA产生的去斜本振信号频率为80MHz～220MHz的线性调频信号，调频斜率均为1MHz/ns，脉冲周期为1us。ADC采样位数12位，采样时钟1GHz。DDS的REF_CLK频率为1GHz。DDS内部SYNC_CLK为REF_CLK的四分频、周期为4ns。可编程时钟分配延时模块延时位数均为5位，其中模块1的延时步进为4ns，模块2的延时步进为1ns。

DDS产生的线性调频信号经过耦合器耦合出一部分功率经过A/D采样成数字信号后送给FPGA并与其内部的去斜本振进行数字去斜后得到点频F。根据公式：通道时延t＝F/调频斜率，计算得出通道时延t。分别对各路DDS检测出通道延时t_n，选出其中通道延时最大的t_max一路作为标准通道，Δt_n＝t_max-t_n作为各路DDS通道需要补偿的延时量，如计算得出的Δt_n为15.5ns，则将15.5ns除以可编程时钟分配延时模块1的延时步进4ns得到整数3余数为3.5ns，再将3.5ns除以可编程时钟分配延时模块2的延时步进1ns得到3余数为0.5ns，FPGA控制可编程时钟分配延时模块对此路DDS的I/O_UPDATE和SYNC_IN进行延时12ns和3ns，在延时校正完成后再次检测多通道DDS间同步输出时间差，多数情况下经过一次校正后此通道与标准通道间的时间差为0.5ns，如检测的同步输出时间差大于1ns时则再次进行校正直至满足DDS间同步输出的时间差的要求，当温度等环境变化时，可以实时对各路DDS进行检测和校正，从而在环境变化时也能保证多通道DDS间同步输出。

本发明不仅局限于上述具体实施方式，本领域一般技术人员根据本发明公开的内容，可以采用其它多种具体实施方式实施本发明，因此，凡是采用本发明的设计结构和思路，做一些简单的变化或更改的设计，都落入本发明保护的范围。