一种基站中基于FPGA的功率检测方法与流程

本发明涉及的
技术领域：
是无线通信领域，更具体地，本发明涉及一种在基站中利用FPGA进行功率检测的方法。
背景技术：
：移动通信产业是全球竞争最激烈、技术发展最迅猛的领域之一。自1980年以来，移动通信技术已经历了几代的变革和演进，目前第四代移动通信技术(4G)正在全球范围加快普及。随着中国的三大运营商对于TDD和FDD4G业务的全方位配置，必将引领全球的运营商和无线通信配套厂家，对于系统设备、芯片终端、测试仪表等在内的整个上下游无线产业链来说，都会是一场技术盛宴。进入4G时代，市场对于移动数据业务的需求不断提高，消费者期待着更快数据下载率的下一代无线基础设施产品。在无线通信系统中，准确地测量基站发射功率对使系统容量最大化和提高通信的质量是非常重要的。LTE中不需要对下行功率控制，因为：1、系统通过频率调度和编码的方式，避免在深度衰落的情况调度RB和高阶调制，因此下行是否采用功率控制就没有必要了；2、下行功率控制会干扰UE的CQI测量，影响下行调度的准备性。LTE在频域和时域采用恒定的发射功率，基站通过高层指示发射功率数值，下行基站功率分配以每个RE(资源粒子)为单位。下行功率分配方法：1、提高参考信道发射功率；2、与用户调度相结合实现小区间干扰间干扰抑制。例如常用小基站系统中采用的mga-43628系统功率放大器非常适合作为微型(Picocell)和企业用毫微型(Femtocell)系统的最后一级功率放大器，带来34到40db增益以及15％到13.8％的高功率附加效率。这些功率放大器采用三级式设计，以5V电源电压工作，输出功率为27.3dBm时，可以达到50dbc相邻信道泄漏比的卓越线性度。相较于其他同级产品，电路板占用空间缩小50％。下行功率直接影响到系统图覆盖范围，提高系统容量。这样检测下行功率检测显得非常重要，本发明由是提供一种基于FPGA的功率检测方法。相关术语技术实现要素：本发明解决的技术问题是如何准确快速的得到下行空口功率，保证下行链路的发射功率得到实时监控和调整。本发明的技术方案提供一种基站中基于FPGA的功率检测方法，包括以下步骤，步骤一，FPGA计算数字功率DL，实现方式为计算在预定时间内IQ数据的平均功率aver_power，通过寄存器供读取，根据从寄存器读取的结果通过查找表的方式得到对应的DL值；步骤二，利用连接在功率放大器末端的末级反馈端子，通过数模转换器将模拟值转换为数字值传给FPGA；步骤三，FPGA通过查找表的方式将步骤二中得到的数字值转换为电压值；步骤四，预先根据功率放大器的标定的曲线图，将电压对应的功率值通过查找表的方式保存在表格中，FPGA将在步骤三中得到的电压值通过曲线图参数对应转换为功率；步骤五，FPGA读取射频芯片的衰减值M，对应的功率为W＝M×0.25dBm；步骤六，根据以上步骤所得结果，FPGA推算下行的出口功率DL+P+W。而且，步骤一中，计算在预定时间内IQ数据的平均功率aver_power实现方式为，取16384个IQ数据进行功率累加，求取平均功率时，通过移位算法向右移14位。而且，步骤三中，通过查找表的方式将步骤二中得到的数字值转换为电压值，是将二进制的数字值转换为十进制的电压值。而且，将门限值存放在寄存器中，如果出口功率大于此门限值，增加下行功率衰减值M，保护下行链路。本发明提出的一种通过FPGA来检测功率方法，没有采用传统的计算方法，而是FPGA通过计算数据得到数字功率。通过末级反馈功率端子通过ADC反馈给FPGA。FPGA得到的数字值转换为电压值。得到的电压值通过器件手册的曲线图找到对应的功率值。最后通过整个下行功率进行推算得出下行空口功率。两者相比，本发明实现简单可行，耗时短，占用硬件资源少，通用性强，在移动通信产业具有重要的市场价值。附图说明图1为本发明实施例的下行链路的数据处理流程图；图2为本发明实施例的FPGA数字功率统计功能框图；图3为本发明实施例的反馈功率端子—VDET(电压值)通过ADC反馈给FPGA示意图；图4为本发明实施例的FPGA得到的电压值与功率对应曲线图。具体实施方式下面结合附图及实施例对本发明做进一步的详细说明。根据本发明的实施例，提出通过FPGA来计算下行出口功率。本发明没有利用传统的其它方式计算各个流程的功率，利用FPGA的处理速度快等优点，保证下行出口功率的计算更加准确，耗时更少，占用硬件资源最小。图1为整个下行链路处理流程，基站中包括有CPU、FPGA、射频芯片和功放，本发明提出通过各个模块的功率计算来推算整个下行出口功率。实施例的射频芯片为AD9361芯片，功放中采用mga-43628系统功率放大器，具体实施时采用其他芯片的实施方式相同。实施例具体流程说明如下：步骤一：FPGA计算数字功率DL。I、Q数据都是12bit，通过FPGA计算快速得出数字功率。实现统计约1msIQ数据的平均功率。10MHz带宽配置时1ms的IQ采样点数是15360，可以取16384个IQ数据进行功率累加，便于实现平均，通过移位算法，向右移14位。功率统计完后分别保存在4个16位的寄存器中供查询。读取时为了保证每次会取同一时间的功率值，从最低位读取，然后将低位至高位的数据锁存，只有读取到最高位时才释放。最后计算得出数字功率。如图2中通过FPGA计算数字功率，I、Q两路数据，位宽为12bit，最高位为符号位，I路数据标记为I0、I1、I2…I16382、I16383…，Q路数据标记为Q0、Q1、Q2…Q16382、Q16383…；flag是指示位，开始标志；power是每一个点的功率值，相应为aver_power是平均功率值。通过算法来计算在1ms内IQ数据的平均功率aver_power，通过4个8bit寄存器供外界读取。为了保证读取到的数值是在同一个1ms内，数据做了锁存功能：读到最低位时开始，中间数值都会不变，读到最高位时释放。实施例中读到的寄存器为b8,b9,ba,bb，b8,b9,ba,bb为FPGA内部定义的寄存器，范围为0x80-0xff；则aver_power存储的4个8bit寄存器值可记为平均功率寄存器reg_power＝{b8,b9,ba,bb}。数字功率值为DL值，将以-14为基准进行。调整(其对应值为21)，根据实际值进行调整，包括在基准上进行加减调整，将上面计算出来的相对值dBFS进行dBm的转换，即-14dBFS对应21dBm，0dBFS对应37dBm，这样将数字功率直接加上37换算为功率值。FPGA中无法计算LOG值，为了方便计算出数字功率值，可以预先将reg_power与DL值通过查找表的方式对应出来。reg_power的范围为0-8388607，这样可以将所有的功率值计算出来然后供需要时进行查询。如下表所示：reg_powerDL(dBm)0inf(无穷小)1-34.22-31.23-29.54-28.25-27.26-26.5……819766034.9……838860735例如，reg_power通过FPGA读出来的值为1234，数字功率计算出来为-38.3dBFS，对应的功率为-3.3dBm。步骤二：利用末级反馈功率端子，通过ADC将模拟值转换为数字值传给FPGA。此转换在很短时间内完成，准确率很高，保证数据的实时传输，FPGA得到数据后可以实时传送给下级处理。具体实施时，利用连接在功率放大器末端的末级反馈端子，可通过ADC将模拟电压值转换为数字值然后传给FPGA。步骤三：FPGA通过查找表的方式将步骤二中得到的数字值转换为电压值，电压值的单位为1LSB＝V/4096，可以换算出最后得到电压值。此转换是一个线性图中各个二进制值对应一个电压值。通过FPGA中查找表的方式可以快速完成此项工作。图3中FPGA通过步骤二得到的二进制转换为电压值，电压值的单位为1LSB＝V/4096。按照对应关系，量化电压值，可以将FPGA得到的数字值与电压值一一对应。图中二进制为13bit，量化时每一个二进制数对应一个电压值，电压值的范围业0.5LSB至V-1.5LSB。例如，步骤二中所得数模转换值ADCCODE的值为1010101010101(二进制)，对应的值为5461(十进制)，根据图中对应的值为(5461/2)LSB。通过发现规律，也可以用移位运算计算出相应值，替代使用查找表的方式，例如将1010101010101(二进制)右移1位，即取平均值，得到101010101010(二进制数)，转换为十进制数为2730，再进行补偿：如果低位数为0，补偿为0；如果低位数为1，补偿为0.5。可以通过此阶段计算出电压值V。步骤四：FPGA将在步骤三中得到的电压值通过曲线图参数对应转换为功率。具体实施时可采用mga-43628系统功率放大器的数据手册中标定的曲线图。本发明提出将曲线做成查找表的方式，一个电压值对应一个功率值，需要时可以很快得出功放功率P。图4中在电压与功率对应曲线中，通过FPGA得到的电压值V，得到对应功率值P。根据曲线中的对应关系，可以将电压对应的功率值通过查找表的方式保存在表格中，当得到电压值后可以快速得到功率值。实施例的查找表如下：V(v)P(dBm)080.190.2100.3120.4130.514……3.534……表中电压的步进为0.1v，可以得到功率值P。具体实施时可以根据精度需求预设相应查找表的步进值。步骤五：FPGA读取AD9361的衰减值，读取AD9361寄存器值为M，对应的功率为W＝M×0.25(dBm)AD9361的可调衰减可以通过读取AD9361寄存器值得到M，进而计算对应的功率为W＝M×0.25(dBm)。通过FPGA的接口来读写数据。步骤六：FPGA通过整个下行链路各个功率值来推算下行出口功率DL+P+W。对于整个下行链路，各个部分的功率通过以上不同的方式计算出来，然后可以推算出下行出口功率。通过图1中下行链路的处理流程图来进行计算出口功率，即空口功率。最后算出来DL+P+W。可以实时监控下行功率出口功率。可以进一步地，在最后出口处做一个判断，将门限值存放在寄存器中，如果出口功率大于此门限值，将增加下行功率衰减值M，保护下行链路。如果要保持恒定的下行出口功率，可实时通过FPGA检测各部分的功率，然后配置下行功率衰减来满足下行额定出口功率。本发明中所描述的具体实施例仅仅是对本发明进行举例说明。任何熟悉该技术的技术人员在本发明做揭露的技术范围内，都可轻易得到其变化或替换，因此本发明保护范围都应涵盖在由权利要求书所限定的保护范围之内。当前第1页1 2 3