一种纠错方法及纠错装置与流程

本申请涉及通信技术领域，尤其涉及一种纠错方法及纠错装置。

背景技术：

高速链路技术是芯片和接口之间的基础技术，其中，高速链路包括：高速电链路和高速光链路。无论是在高速电链路中，还是在高速光链路中都存在码间干扰(intersymbolinterference，isi)现象，isi现象会对信号传输产生不利影响。为克服isi现象的不利影响，一般通过均衡器对isi进行过滤。

此前，均衡器中具有判决反馈结构，换言之，在均衡器中使用前一个输入信号的判决结果对当前输入信号进行均衡，以得到当前输入信号的判决结果，最终将判决结果作为均衡输出信号输出。

正如大多数电子器件一样，均衡器也会存在一定的信号错判，当出现一个误码时，由于判决反馈结构的存在，不仅误码会影响下一个信号的误判，还会造成误码传递，造成大量信号的误判，从而使得均衡器的误码率较高。

技术实现要素：

有鉴于此，本申请实施例第一方面提供了一种纠错方法，包括：获取前向均衡器ffe的输出信号和幅度值，该幅度值为该ffe的等效信道对应的信道响应幅度值；根据该幅度值对该输出信号进行电平判决，得到第一判决信号，该第一判决信号中包括(2m-1)个判决符号，该m为大于2的整数；对该第一判决信号进行(1/(1+d))解码得到第一解码信号，将该第一解码信号确定为第二判决信号，该第二判决信号中包括(m-1)个判决符号；若该第二判决信号的绝对值大于(m-1)，则确定该第二判决信号发生突发错误；对该第二判决信号中的突发错误进行纠正，得到正确的第二判决信号。

从以上技术方案可以看出，本申请实施例具有以下优点：采用本申请实施例提供的纠错方法，能够利用第二判决信号的绝对值对第二判决信号进行突发错误检测，并且对突发错误进行纠正，得到正确的第二判决信号，从而降低ffe的误码率，提高均衡性能。在第一方面的一种实现方式中，若所述第二判决信号的绝对值大于(m-1)，则所述方法还包括：若所述第二判决信号的电平值为负，则选择(-(m-1))为发生突发错误的符号周期内的判决符号，所述(-(m-1))为所述第二判决信号中电平值最小的判决符号；若所述第二判决信号的电平值为正，则选择(+(m-1))为发生突发错误的符号周期内的判决符号，所述(+(m-1))为所述第二判决信号中电平值最大的判决符号。

在第一方面的一种实现方式中，若该第二判决信号的绝对值大于(m-1)时，该方法还包括：将绝对值大于(m-1)的第二判决信号的符号位置确定为突发错误结束的符号位置；该对该第二判决信号中的突发错误进行纠错，包括：根据该突发错误结束的符号位置对该第二判决信号中j个符号周期内的判决符号进行回溯纠错，以纠正该第二判决信号中j个符号周期内的判决符号，该j为预设的回溯深度，该j为大于1的整数。

在第一方面的一种实现方式中，该根据该突发错误结束的符号位置对该第二判决信号中j个符号周期内的判决符号进行回溯纠错，包括：据该输出信号和该幅度值，利用最大似然序列估计mlse算法，从该突发错误结束的符号位置开始对该第二判决信号中j个符号周期内的判决符号进行回溯纠错。

在第一方面的一种实现方式中，该根据该突发错误结束的符号位置对该第二判决信号中j个符号周期内的判决符号进行回溯纠错，包括：根据该输出信号的差错控制编码ecc码字，从该突发错误结束的符号位置开始对该第二判决信号中j个符号周期内的判决符号进行回溯纠错。

在第一方面的一种实现方式中，该ffe的输入信号为预先经过(1/(1+d))预编码的信号，该对该第一判决信号进行(1/(1+d))解码得到第一解码信号,将该第一解码信号确定为第二判决信号，该第二判决信号中包括(m-1)个判决符号，包括：对该第一判决信号进行(1/(1+d))解码得到该第一解码信号；对该第一解码信号进行(1+d)解码得到第二解码信号；将该第二解码信号确定为该第二判决信号；相应的，该对该第二判决信号中的突发错误进行纠错，包括：获取突发错误结束的符号位置和错误标志符号，该突发错误结束的符号位置为发生突发错误的第二判决信号的符号位置，该错误标志符号用于指示突发错误的错误类型；根据该错误标志符号，从该突发错误结束的符号位置开始对该第二判决信号中j个符号周期内的判决符号进行回溯纠错，以纠正该第二判决信号中j个符号周期内的判决符号，该j为预设的回溯深度，该j为大于1的整数。

在上述几种纠错方法的实现方式中，只有当发生突发错误时，对突发错误进行回溯纠错，可以有效地降低纠错装置的功耗，容易理解，出错率越低，功耗节省越多。利用mlse算法和ecc码字进行回溯纠错可以提高纠正突发错误的准确性，提高纠错装置的纠错正确率。

在第一方面的一种实现方式中，该输出信号为：脉冲振幅调制pam信号、正交相移键控qpsk信号和正交振幅调制qam信号中的任一种信号。

本申请实施例第二方面提供了一种纠错装置，包括：获取模块，用于获取前向均衡器ffe的输出信号和幅度值，该幅度值为该ffe的等效信道对应的信道响应幅度值；判决模块，用于根据该幅度值对该输出信号进行电平判决，得到第一判决信号，该第一判决信号中包括(2m-1)个判决符号，该m为不小于2的整数；解码模块，用于对该第一判决信号进行(1/(1+d))解码得到第一解码信号,将该第一解码信号确定为第二判决信号，该第二判决信号中包括(m-1)个判决符号；确定模块，用于若该第二判决信号的绝对值大于(m-1)，确定该第二判决信号发生突发错误；纠错模块，用于若确定该第二判决信号发生突发错误，对该第二判决信号中的突发错误进行纠错。

在第二方面的一种实现方式中，该纠错装置还包括：选择模块；该选择模块，用于若该第二判决信号的电平值为负，则选择(-(m-1))为发生突发错误的符号周期内的判决符号，该(-(m-1))为该第二判决信号中电平值最小的判决符号；以及，若该第二判决信号的电平值为正，则选择(+(m-1))为发生突发错误的符号周期内的判决符号，该(+(m-1))为该第二判决信号中电平值最大的判决符号。

在第二方面的一种实现方式中，该确定模块，还用于：将绝对值大于(m-1)的第二判决信号的符号位置确定为突发错误结束的符号位置；该纠错单元具体用于：根据该突发错误结束的符号位置对该第二判决信号中j个符号周期内的判决符号进行回溯纠错，以纠正该第二判决信号中j个符号周期内的判决符号，该j为预设的回溯深度，该j为大于1的整数。

在第二方面的一种实现方式中，该纠错模块具体用于：根据该输出信号和该幅度值，利用最大似然序列估计mlse算法，从该突发错误结束的符号位置开始对该第二判决信号中j个符号周期内的判决符号进行回溯纠错。

在第二方面的一种实现方式中，该纠错模块具体用于：根据该输出信号的差错控制编码ecc码字，从该突发错误结束的符号位置开始对该第二判决信号中j个符号周期内的判决符号进行回溯纠错。

在第二方面的一种实现方式中，该ffe的输入信号为预先经过(1/(1+d))预编码的信号，该解码模块具体用于：对该第一判决信号进行(1/(1+d))解码得到该第一解码信号；对该第一解码信号进行(1+d)解码得到第二解码信号；将该第二解码信号确定为该第二判决信号；该纠错模块具体用于：获取突发错误结束的符号位置和错误标志符号，该突发错误结束的符号位置为发生突发错误的第二判决信号的符号位置，该错误标志符号用于指示突发错误的错误类型；根据该错误标志符号，从该突发错误结束的符号位置开始对该第二判决信号中j个符号周期内的判决符号进行回溯纠错，以纠正该第二判决信号中j个符号周期内的判决符号，该j为预设的回溯深度，该j为大于1的整数。

在第二方面的一种实现方式中，该输出信号为：脉冲振幅调制pam信号、正交相移键控qpsk信号和正交振幅调制qam信号中的任一种信号。

本申请实施例第三方面提供了一种纠错装置，该包括：存储单元和处理单元；该存储单元，用于存储操作指令；该处理单元，用于调用该操作指令，执行上述第一方面中任一项该的纠错方法。

本申请实施例第四方面提供了一种计算机存储介质，该计算机存储介质中包括操作指令，当该操作指令在计算机上运行时，使得计算机执行上述第一方面中任一项该的纠错方法。

本申请实施例第五方面提供了一种计算机程序产品，当该计算机程序产品在计算机上运行时，以使得计算机执行上述第一方面中任一项该的纠错方法。

第二方面至第五方面对应的效果均与上述第一方面的类似，可参阅第一方面中的相关描述，此处不做过多赘述。

附图说明

图1为本申请实施例提供的一种高速互联链路的示意图；

图2为本申请实施例提供的一种部分响应接收机的基本结构示意图；

图3为本申请实施例提供的一种高速接收机的结构示意图；

图4为本申请实施例提供的一种纠错装置的外部连接示意图；

图5为本申请实施例提供的一种纠错方法的流程图；

图6为本申请实施例提供的一种纠错装置的检错结构示意图；

图7为本申请实施例提供的一种纠错装置的纠错结构示意图；

图8为本申请实施例提供的另一种纠错装置的纠错结构示意图；

图9为本申请实施例提供的另一种纠错方法的流程图；

图10为本申请实施例提供的另一种纠错方法的流程图；

图11为本申请实施例提供的另一种纠错方法的流程图；

图12为本申请实施例提供的一种纠错装置的结构示意图；

图13为本申请实施例提供的另一种纠错装置的结构示意图。

具体实施方式

本申请实施例提供了一种纠错方法及纠错装置，用于降低ffe的误码率，提高均衡性能。

下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。

本申请说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

本申请实施例中的纠错方法以及纠错装置适用于需要高速互联的应用场景，图1为本申请实施例提供的一种高速互联链路的示意图。如图1所示，图1中的(a)为芯片与芯片之间通过信道互联的互联链路；图1中的(b)为芯片与光模块，以及光模块与芯片之间通过信道互联的互联链路；图1中的(c)为单板与单板之间通过信道互联的互联链路；图1中的(d)为系统与系统之间通过信道互联的互联链路。在上述四种互联链路中，对应的链路可以是电链路，例如：印制电路板(printedcircuitboard，pcb)，也可以是光链路，或者无线链路。上述系统可以是通用计算机、路由器、交换机或者手机等终端设备。

本申请实施例在部分响应partialresponse接收机方案基础上提供了一种纠错装置，该纠错装置具体可以是一种非线性错误纠正(nonlinearerrorcorrection，nec)装置，用于纠正前向均衡器(feedforwardequalizer，ffe)的突发错误，从而降低ffe的误码率，提高均衡性能。图2为本申请实施例提供的一种部分响应partialresponse接收机的基本结构示意图。如图2所示，pam-m信号经过信道和ffe之后，ffe输出pam-(2m-1)信号，(2m-1)判决器对pam-(2m-1)信号进行电平判决，并由(1/(1+d))解码器解码得到pam-m信号。上述信道和ffe等效于(1+d)信道，图2中以标注了(1+d)信道的数学模型，ffe的作用等同于对pam-m信号进行了(1+d)编码，从而再利用(1/(1+d))解码器进行解码以恢复得到pam-m信号。其中，pam-m信号是指包括m个判决符号的脉冲振幅调制(pulseamplitudemodulation，pam)信号，m为大于或者等于2的整数。同样，pam-(2m-1)信号是指包括(2*m-1)个判决符号的pam信号。

示例性的，本申请实施例的纠错装置可以应用于高速光电链路接收机中，图3为本申请实施例提供的一种高速接收机的结构示意图，其中，图3中示出的接收机结构的基本结构原理与图2对应的partialresponse接收机方案原理类似。图3中示出了一种基于连续时间线性均衡器(continuoustimelinearequalization，ctle)、ffe和纠错装置的收发机架构。在该收发机架构中，发射机包括：ffe和前向纠错码(forwarderrorcorrection，fec)编码器。信号输入发射机之后，由发射机中的ffe输出至信道，经过信道输入接收机。与传统接收机相比，该接收机中增加了本申请实施例提供的纠错装置。该接收机中可以包括：时钟和数据恢复(clockanddatarecovery，cdr)模块、最小均方根(leastmeansquare，lms)自适应模块、ctle、模数转换器(analogtodigitalconverter，adc)、ffe、fec解码器以及纠错装置。图3中所示的箭头表示各模块之间的信号流向。

上述高速链路接收机可以应用于任何需要高速串行通信接口的系统中，上述高速串行通信接口包括芯片ser/des接口，光模块中的cdr芯片、以太网接口、光传送网(opticaltransportnetwork，otn)接口、外设部件互连扩展(peripheralcomponentinterconnectexpress，pcie)接口、通用计算机接口、手机接口等。

图4为本申请实施例提供的一种纠错装置的外部连接示意图。图4中示出了纠错装置的内部结构，以及纠错装置的三种外部连接方式。其中，纠错装置包括：检错模块和纠错模块，该检错模块用于检测前向均衡器ffe1输出信号的突发错误，该纠错模块用于当检错模块检测到突发错误时，纠正上述突发错误，以得到正确的ffe1输出信号。图4中的(a)、(b)和(c)分别为纠错装置的三种外部连接方式，其区别在于纠错模块从纠错装置外部获取的输入信号的方式不同。其中，图4的(a)中，纠错模块从ffe1中获取输入信号。图4的(b)中，纠错模块从另一个前向均衡器ffe2中获取输入信号。图4的(c)中，纠错模块从lms自适应模块和adc中获取输入信号。图4中的箭头表示信号的流向，其中，adc_output为adc的输出信号，ffe1_output为ffe1的输出信号，ffe2_output为ffe2的输出信号，sym为检错模块的判决信号，eobe为检错模块检测得到突发错误时对应的标志信号，err为ffe1_output信号与第一判决信号之间的差值，该第一判决信号由对ffe1_output信号进行电平判决得到，h为由lms自适应模块计算得到的ffe1等效信道的信道响应幅度值，h’为纠错模块用于进行纠错的幅度值，其中，该幅度值h’可以从信道估计模块中获取，或者从ffe2中获取，c_fee1为ffe1的均衡器系数，sym_dly为纠错模块对sym信号进行纠正后得到的正确判决信号，sym为经检错模块得到的判决信号。

为了便于理解本申请实施例中提供的纠错方法，下面结合具体的实施例对本申请实施例中提供的纠错方法进行详细描述。

图5是本申请实施例提供的一种纠错方法的流程图。如图5所示，所述纠错方法包括：

501、获取前向均衡器ffe的输出信号和幅度值。

该幅度值为ffe的等效信道对应的信道响应幅度值。如图1中的描述，ffe的等效信道可以为(1+d)信道。

在一种示例中，上述输出信号可以为：pam信号、正交相移键控(quadraturephaseshiftkeyin，qpsk)信号或者正交振幅调制(quadratureamplitudemodulation，qam)信号中的任意一种信号，也可以是其他信号。

502、根据幅度值对ffe的输出信号进行电平判决，得到第一判决信号。

在一种示例中，上述电平判决可以是(2m-1)电平判决，即由m个判决符号的信号得到包括(2*m-1)个判决符号的信号。

503、对第一判决信号进行(1/(1+d))解码得到第一解码信号，将该第一解码信号确定为第二判决信号。

应理解，由于ffe的等效信道为(1+d)信道，信号经过ffe之后等同于将输入信号进行(1+d)编码得到输出信号，该步骤503中对第一判决信号进行(1/(1+d))解码的目的在于恢复得到ffe的输入信号。因此，对于出于上述信号恢复目的，进行一次或者多次编解码操作得到的ffe输入信号均在本申请的保护范围之内。

示例性的，若ffe的输入信号为预先经过(1/(1+d))预编码得到的信号，则对第一判决信号进行(1/(1+d))解码得到第一解码信号，将该第一解码信号确定为第二判决信号，包括：对第一判决信号进行(1/(1+d))得到第一解码信号，对第一解码信号进行(1+d)解码得到第二解码信号，将第二解码信号确定为第二判决信号。应理解，在实际应用场景中，根据实际情况可以对ffe的输入信号进行多次预编码，同样，对ffe的输出信号对应的判决信号可以进行多次解码得到，对此本申请将不再一一列举。

504、若第二判决信号的绝对值大于(m-1),确定第二判决信号发生突发错误。

在一种示例中，在第二判决信号的绝对值大于(m-1)的条件下，若第二判决信号的电平值小于0，则选择(-(m-1))为发生突发错误的符号周期内的判决符号；若第二判决信号的电平至大于0，则选择(m-1)为发生突发错误的符号周期内的判决符号。

图6为本申请实施例提供的一种纠错装置的检错结构示意图。图6示出了一种基于(2m-1)判决器和(1/(1+d))解码器的检错模块。本申请实施例中提供的检错模块中的(1/(1+d))解码器增加了选择器、sign和abs函数模块，传统(1/(1+d))解码器如图1中所示，包括加法器(+)和寄存器(d)。在该检错模块中，ffe1的输出信号ffe_output输出至检错模块，在检错模块中，(2m-1)判决器用于对ffe1_output进行电平判决。(1/(1+d))解码器对判决后的信号进行解码之后得到预输出判决信号(r)。选择器根据预输出信号进行判断，并选择输出检错模块的判决信号(sym)。具体的输出方式可以为：当r的绝对值abs(r)大于(m-1)并且r的电平值为负时，检错模块输出(-(m-1))；当r的绝对值abs(r)大于(m-1)并且r的电平值为正时，检错模块输出(+(m-1))；当r的绝对值abs(r)小于或者等于(m-1)时，检错模块输出r。其中，err为ffe1_output信号与(2m-1)判决器输出信号之间的差值，如上图4所示，将err信号输出至lms自适应模块，sgn为错误标志符号，由符号函数sign模块运算得到，并用于指示检错模块检测到的突发错误的错误类型，根据实际应用场景，该sgn信号可以选择输出或者不输出，eobe为突发错误结束的符号位置对应的标志信号，当检测到突发错误结束的符号位置时，eobe有效，eobe＝1，当没有发生突发错误时，eobe无效，eobe＝0。

在上述示例中，突发错误的错误类型包括两种：一、向前(上)发生突发错误，此时，错误标志符号可以为1，也可以根据发生突发错误的r信号确定该错误标志符号的值；二、向后(下)发生突发错误，此时，错误标志符号可以为-1，也可以根据发生突发错误的r信号确定该错误标志符号的值。

505、对第二判决信号中的突发错误进行纠错。

在一种可能的纠错方式中，若确定第二判决信号发生突发错误，则将绝对值大于(m-1)的第二判决信号的符号位置确定为突发错误结束的符号位置，进而，根据ffe输出信号和幅度值，利用最大似然系列估计(maximumlikelihoodsequenceestimation，mlse)算法，从突发错误结束的符号位置开始对第二判决信号中j个符号周期内的判决符号进行回溯纠错，以纠正第二判决信号。其中，j为回溯深度，j为大于1的整数，j的值可以根据实际应用场景进行设置，对此本申请不做任何限制。

示例性的，图7为本申请实施例提供的一种纠错装置的纠错结构示意图。图7中示出了两种采用mlse算法纠错的方法，其中，图7中的(a)为基于原始信号图样发生器对发生突发错误的判决信号进行纠错，直接得到纠正后的判决信号sym_dly，而图7中的(b)则基于错误图样信号发生器。应理解，原始信号图样是指由原始判决信号构成的信号序列，原始判决信号为发射机发射至接收机的信号；同样，错误信号图样是指发生突发错误后得到的错误判决信号序列。图7的(a)中，检错模块将sym信号输出至纠错模块中，当检错模块没有检测到突发错误时，纠错模块直接输出sym信号，当检错模块检测到突发错误，即eobe信号有效时，触发原始信号图样发生器工作，即原始信号图样发生器根据获取到的ffe1_output、sym和h信号，采用mlse算法估计得到正确的判决信号sym_dly，最终，通过eobe信号控制选择器将上述sym_dly信号输出。与图7中(a)相比，图7中(b)的不同之处在于，当eobe信号有效时，触发的是错误图像信号发生器根据错误标志信号sgn，采用mlse算法估计错误判决信号序列，进而，通过对应的加法器(+)对错误判决信号序列和sym序列进行叠加，以纠正sym信号，得到纠正后的sym_dly信号。

在上述图7中所示的纠错方法中，eobe信号作为一个使能信号或者控制信号，只有当eobe信号有效时，触发纠错模块中的选择器和信号发生器(包括原始图样信号发生器或者错误图像信号发生器)工作，即纠错模块当且仅当eobe信号有效时才进行纠错，否则纠错模块不工作。因此，本申请实施例中提供的纠错方法还具有节省功耗的优点。突发错误的出错率越低，越节约能量。

应理解，如上述图4中所示，在上述图7中(a)所示的纠错方法中，ffe1_output信号可以使用上述adc_output信号或者ffe2_output信号替代，h信号可以用上述h’信号替代，对此本申请不做赘述。

在另一种可能的纠错方式中，如上述步骤503中的示例所述的，若ffe的输入信号为预先经过(1/(1+d))预编码得到的信号，则对第一解码信号进行(1+d)解码得到第二解码信号，然后将第二解码信号确定为第二判决信号。此种情况下，若确定第二判决信号发生突发错误，将绝对值大于(m-1)的第二判决信号的符号位置确定为突发错误结束的符号位置。最后，根据错误标志符号sgn，从突发错误结束的符号位置对第二判决信号中j个符号周期内的判决信号进行回溯纠错，以纠正第二判决信号。

示例性的，图8为本申请实施例提供的另一种纠错装置的纠错结构示意图。图8与图7中的纠错装置的区别在于：检错模块先对纠错模块得到的sym信号进行(1+d)解码，将解码之后得到的判决信号进行回溯纠错。其中，具体的纠错方式可以是：当eobe信号有效时，触发eobe纠错器根据sgn信号对突发错误进行回溯纠错，以得到正确的判决信号sym_dly。

需要说明的是，在上述图7或图8所示的纠错装置中，选择器的数量可以由回溯深度j的值确定。

在又一种可能的纠错方式中，与上述两种纠错方式的相同之处在于：确定突发错误结束的符号位置的方式相同，而不同之处在于，此种纠错方式为：根据ffe输出信号的差错控制编码(errorcontrolcoding，ecc)码字，从突发错误结束位置开始对第二判决信号中j个符号周期内的判决符号进行回溯纠错，以得到纠正后的第二判决信号。其中ecc是一种差错控制编码方法，具体的ecc码字可以为循环冗余校验(cyclicredundancycheck，crc)码、里所(reed-solomon，rs)码和bch分组码等。ecc对数据块中加入一定数量的校验比特使得整体的码字遵循特定的运算规则。

从上述实施例中容易看出，利用本申请实施例提供的纠错方法对ffe对应的判决信号进行突发错误检测，当检测到突发错误发生时，将突发错误结束的符号位置确定出来，并依据该符号位置对判决信号进行纠错，得到正确的判决信号，从而降低ffe的误码率，提高ffe的均衡性能。

进一步，由于本申请实施例提供的纠错模块，只有在eobe信号有效时才工作，否则，该纠错模块不工作。因此，本申请实施例中提供的纠错方法可以节约电能，降低纠错功耗。

下面结合几个具体应用场景对本申请实施例中的纠错方法进行详细说明，具体如下：

本申请实施例提供的纠错方法包括：突发错误位置检测和突发错误纠正两个方面，其具体的方法流程大致描述如下：nec装置接收ffe传递过来的pam-(2m-1)信号，对该pam-(2m-1)信号进行pam-(2m-1)判决；对判决后生成的(2m-1)电平符号序列进行(1/(1+d))解码恢复得到pam-m序列；检测(1/(1+d))解码过程中是否发生突发误码；一旦检测到突发错误，对突发错误符号序列进行纠正并输出；如果未检测到突发错误，则将的(1/(1+d))解码器原始的解码符号序列输出。

图9为本申请实施例提供的另一种纠错方法的流程图，如图9所示，所述纠错方法包括：

901、接收ffe输出的pam-(2m-1)信号，和(1+d)信道响应的幅度信号。

902、根据幅度信号对pam-(2m-1)信号进行电平判决，得到(2m-1)电平的符号序列。

903、对(2m-1)电平的符号序列进行(1/(1+d))解码，对(1/(1+d))解码器的解码结果进行突发错误检测。

904、若检测到突发错误，对(1/(1+d))解码器输出的突发错误符号序列进行纠正，并输出纠正后的符号序列。

905、若没有检测到突发错误，输出(1/(1+d))解码器的解码结果。

其中，图9所示的方法流程图与图7中(a)所述的纠错方法相对应，可参阅图7中(a)的相关描述。应理解，基于上述图7中(b)也可以得到另一种与图9类似的方法流程图，对此此处不再详细描述。

图10为本申请实施例提供的另一种纠错方法的流程图。与图9中的纠错方法相比，其区别在于：在(1/(1+d))解码之后，对其输出序列先进行(1+d)解码，进而对得到的(1+d)解码结果进行纠错。其具体方法流程包括：

1001、接收ffe输出的pam-(2m-1)信号，和(1+d)信道响应的幅度信号。

1002、根据幅度信号对pam-(2m-1)信号进行电平判决，得到(2m-1)电平的符号序列。

1003、对(2m-1)电平的符号序列进行(1/(1+d))解码。

1004、对(1/(1+d))解码的解码结果进行(1+d)解码，对该(1+d)解码的解码结果进行突发错误检测。

1005、若检测到突发错误，对(1/(1+d))解码器输出的突发错误符号序列进行纠正，并输出纠正后的符号序列。

1006、若没有检测到突发错误，输出(1/(1+d))解码器的解码结果。

应理解，图10对应的方法流程与图8所述的纠错方法相对应，可参阅图8中的相关描述。

在又一种应用场景中，纠错模块利用差错控制码ecc码字的校验情况对突发错误符号序列进行进行纠错，具体包括：寻找使得ecc码字校验成功的错误图样，并对突发错误符号序列进行纠错。其原理与图7和图8所示的原理类似，此处不再赘述。

图11为本申请实施例提供的另一种纠错方法的流程图。其中，图11示出了一种利用ecc码字对突发错误进行纠错的方法流程。其中，nec模块检测突发错误结束的符号位置后，提取出突发错误所在的ecc码字，根据预定的错误图样对ecc码字进行纠错并重新校验ecc，一旦找到使得ecc码字校验成功的错误图样，则利用该错误图样对突发错误的符号序列进行纠正得到纠正后的符号序列，否则输出原始的符号序列。其具体流程包括：

1101、检测ffe的突发错误以及其符号位置，提取ffe突发错误所在的ecc帧。

1102、对ecc帧内的突发错误使用其中一种预设错误图样进行纠错，得到纠错后的ecc帧。

1103、若纠错后的ecc帧的码字有效，则按照ecc码字对应的错误图样对突发错误符号序列进行纠正，并输出纠正后的符号序列。

1104、若纠错后的ecc帧的码字无效，则遍历所有预设错误图样，跳转执行上述步骤1102。

1105、当ecc帧内所有的预设错误图样对应的码字均无效时，输出原始的符号序列。

上述对本申请实施例中提供的纠错方法进行了详细描述，下面对本申请实施例中的纠错装置进行详细描述。

图12为本申请实施例提供的一种纠错装置的结构示意图。如图12所示，所述纠错装置包括：

获取模块1201，用于获取前向均衡器ffe的输出信号和幅度值，幅度值为ffe的等效信道对应的信道响应幅度值；

判决模块1202，用于根据幅度值对输出信号进行电平判决，得到第一判决信号，第一判决信号中包括(2m-1)个判决符号，m为不小于2的整数；

解码模块1203，用于对第一判决信号进行(1/(1+d))解码得到第一解码信号,将第一解码信号确定为第二判决信号，第二判决信号中包括(m-1)个判决符号；

确定模块1204，用于若第二判决信号的绝对值大于(m-1)，确定第二判决信号发生突发错误；

纠错模块1205，用于对第二判决信号中的突发错误进行纠错。

在一种示例中，可选的，纠错装置还包括：选择模块1206；选择模块1206，用于若第二判决信号的电平值为负，则选择(-(m-1))为发生突发错误的符号周期内的判决符号，(-(m-1))为第二判决信号中电平值最小的判决符号；以及，若第二判决信号的电平值为正，则选择(+(m-1))为发生突发错误的符号周期内的判决符号，(+(m-1))为第二判决信号中电平值最大的判决符号。

在一种示例中，可选的，确定模块1204，还用于将绝对值大于(m-1)的第二判决信号的符号位置确定为突发错误结束的符号位置；纠错模块1205具体用于：根据突发错误结束的符号位置对第二判决信号中j个符号周期内的判决符号进行回溯纠错，以纠正第二判决信号中j个符号周期内的判决符号，j为预设的回溯深度，j为大于1的整数。

在一种示例中，纠错模块1205具体用于：据输出信号和幅度值，利用最大似然序列估计mlse算法，从突发错误结束的符号位置开始对第二判决信号中j个符号周期内的判决符号进行回溯纠错。

在一种示例中，纠错模块1205具体用于：根据输出信号的差错控制编码ecc码字，从突发错误结束的符号位置开始对第二判决信号中j个符号周期内的判决符号进行回溯纠错。

在一种示例中，解码模块1203具体用于：对第一判决信号进行(1/(1+d))解码得到第一解码信号；对第一解码信号进行(1+d)解码得到第二解码信号；将第二解码信号确定为第二判决信号；纠错模块1205具体用于：获取突发错误结束的符号位置和错误标志符号，错误标志符号用于指示突发错误的错误类型；根据错误标志符号，从突发错误结束的符号位置开始对第二判决信号中j个符号周期内的判决符号进行回溯纠错，以纠正第二判决信号中j个符号周期内的判决符号，j为预设的回溯深度，j为大于1的整数。

在一种示例中，输出信号为：脉冲振幅调制pam信号、正交相移键控qpsk信号和正交振幅调制qam信号中的任一种信号。

需要说明的是，图12中的纠错装置涉及的具体技术特征在，例如但不限于，图5、图9、图10和图11所述的纠错方法中已经有详细的描述，在此不再赘述。

图13为本申请实施例提供的另一种纠错装置的结构示意图。如图13所示，所述纠错装置包括：

存储单元1301、处理单元1302和总线系统1303；总线系统1303，用于连接存储单元1301和处理单元1302；存储单元1301，用于存储操作指令；处理单元1302，用于调用操作指令，执行上述方法实施例中任一项对应的纠错方法。

其中，本申请实施例中提供的纠错装置可以是一种终端或者芯片，该芯片适用于ffe、部分响应接收机或者高速接收机中。纠错装置还可以是其它的产品形态，此处不做限定。

在一种示例中，纠错装置为一种芯片。该处理单元1302可以执行存储单元1301存储的操作指令，以执行上述方法实施例中对应的纠错方法。存储单元1301具体可以是芯片内的寄存器和缓存等，存储单元1301还可以是芯片外部的存储单元例如只读存储器(readonlymemory，rom)或者可存储静态信息和指令的其他类型的静态存储设备、随机存取存储器(randomaccessmemory，ram)等。可选的，该芯片还包括：通信单元，该通信单元例如可以是输入输出管脚、接口或者电路等。

在一种示例中，纠错装置是终端，该终端中处理单元1302可以是处理器，存储单元1301可以是存储器，其中，存储器可以包括只读存储器rom和随机存取存储器ram，并向处理器1302提供指令和数据。存储器的一部分还可以包括非易失性随机存取存储器(non-volatilerandomaccessmemory，nvram)。存储器存储了如下的元素，可执行模块或者数据结构，或者它们的子集，或者它们的扩展集：操作指令：包括各种操作指令，用于实现各种操作；操作系统：包括各种系统程序，用于实现各种基础业务以及处理基于硬件的任务。

处理器还可以称为中央处理单元(centralprocessingunit，cpu)。存储器可以包括只读存储器和随机存取存储器，并向处理器提供指令和数据。存储器的一部分还可以包括nvram。具体的应用中，纠错装置中的各个组件通过总线系统1303耦合在一起，其中总线系统除包括数据总线之外，还可以包括电源总线、控制总线和状态信号总线等。但是为了清楚说明起见，在图中将各种总线都标为总线系统1303。

上述本申请实施例揭示的纠错方法可以应用于处理器中，或者由处理器实现。在实现过程中，上述方法的各步骤可以通过处理器中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器可以是通用处理器、数字信号处理器(digitalsignalprocessing，dsp)、专用集成电路(applicationspecificintegratedcircuit，asic)、现成可编程门阵列(field－programmablegatearray，fpga)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本申请实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器，处理器读取存储器中的信息，结合其硬件完成上述方法的步骤。

需要说明的是，图13中的纠错装置涉及的具体技术特征在，例如但不限于，图5、图9、图10和图11所述的纠错方法中已经有详细的描述，在此不再赘述。

本申请实施例还提供了一种计算机存储介质，该计算机存储介质中包括操作指令，当该操作指令在计算机上运行时，可以使得该计算机执行如上述纠错方法部分描述的所有操作。该计算机存储介质具体可以是上述存储单元1301。

本申请实施例还提供了一种计算机程序产品，当该计算机程序产品在计算机上运行时，以使得该计算机执行如上述纠错方法部分描述的所有操作。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案范围。