专利名称：图象解码器中包括半象素单元运动补偿装置的b帧处理装置的制作方法
技术领域：
本发明涉及视频应用装置如高清晰度电视(下面称为HDTV)中图象解码器中的用于处理I、P和B帧的装置，更具体地涉及这样一种装置，它能减少用于处理B帧的存贮器容量并以半象素为单元进行图象运动补偿，因此获得高清晰度图象。
在常规图象解码器中的图象运动补偿装置通过将象素值相加来恢复原始图象数据，它将与从当前帧存贮器传来的运动矢量相对应的值置换成最后IDCT(反离散变换)变换的值。但是其问题是常装置不足以获得高质量图象，因为它只以象素为单元进行运动补偿。
本发明就是要克服现有技术中的问题。
本发明的目的是要提供一种装置，它用于图象解码器中半象素单元的图象运动补偿，它可对由MPEGII算法提供的B图象以半象素单元进行图象运动补偿，因此可提高图象质量和视频信号的编码速率。
本发明的另一个目的是提供一种装置，用于图象解码器的B帧处理，它能以小容量的存贮器以半象素为单元对B帧进行运动补偿。
按照本发明的一个方面，所提供的用于图象解码器的B帧处理装置包括可变长度解码器，用于对可变长度编码的输入视频信号进行解码；再生装置，用于对解码器的输出视频信号进行反量化和IDCT转换；延迟和指令调整装置，用于对再生部分的输出视频信号调整IDCT转换和运动补偿；运动位置传送装置，用于按照从解码器输出的信息而提供当前被处理数据块的运动位置；运动矢量调整装置，用于按照从解码器输出的图象信息而以象素为单元提供运动矢量；帧模式信息装置，用于按照所说解码器提供的所说信息来提供帧模式信息；第一和第二帧存贮器，用于分别以象素为单元完成运动补偿；第一和第二读地址发生器，用于产生所说第一和第二帧存贮器的读地址；第一个写地址发生器，用于产生所说帧存贮器的写地址；第一和第二复用器，用于选择性地提供所说读地址和写地址；一个双向锁存器，用于存贮和提供所说第一和第二帧存贮器的帧图象；一个中间值计算装置，用于计算从所说双向锁存器来的输出信号的中间值；一个延迟控制和选择装置，用于按照所说解码器输出的信息选择性地提供来自所说第一或第二帧存贮器的已运动补偿的信号和来自中间值计算部分的信号；一个加法器，用于将所说恢复装置的输出加到所说延迟和选择装置的输出上；第三和第四帧存贮器，用于存贮由所说加法器提供的图象数据，以调整输出图象的次序和图象显示的次序；一个延迟控制装置，用于控制所说第三和第四帧存贮器提供的视频信号的延迟时间；一个限幅缓冲器，用于提供不在所说第一或第二帧存贮器中存贮的由所说加法器输出的视频信号；第三读地址产生器，用于产生所说第三和第四帧存贮器的读地址；第二写地址产生器，用于产生所说第三和第四帧存贮器的写地址；第五复用器，用于选择性地提供所说第三读地址产生器的输出给所说的第三和第四帧存贮器；以及第六复用器，用于选择性地提供所说第二写地址发生器的输出给所说的第三和第四帧存贮器。
按照本发明的另一方面，所提供的半象素单元的运动补偿装置包括可变长度解码器，用于对可变长度编码的输入视频信号进行解码；
再生装置，用于对所说可变长度解码器的输出视频信号进行反量化和IDCT转换；延迟和次序调整装置，用于对所说再生部分的输出视频信号调整IDCT转换和运动补偿；运动矢量分析装置，用于通过计算对应于要被运动补偿的置换的地址点并使用由所说可变长度解码器提供的运动矢量值来计算运动矢量值；读地址发生器，用于通过使用从所说可变长度解码器来的图象数据的帧同步信号而产生要被补偿的所处理数据块的数据读地址；写地址发生器，用于通过使用从所说可变长度解码器来的图象数据的帧同步信号而产生要被补偿的所处理数据块的数据写地址；第一个复用器，用于在帧单元中选择性地提供来自所说读地址发生器和所说写地址发生器的地址；第一和第二帧存贮器，用于按照所说第一复用器提供的读/写地址而交替地读/写由所说第一复用器提供的图象数据；辅助数据块存贮地址发生器，接收由所说运动矢量分析装置提供的运动矢量值，用于产生辅助数据块存贮器的读地址，它用于计算对应于半象素运动矢量的象素值；第二复用器，用于将所说第一帧存贮器的输出数据交替地提供给第一辅助数据块存贮装置和第二辅助数据块存贮装置；
第三复用器，用于将所说第二帧存贮器的输出数据交替地提供给第一辅助数据块存贮装置和第二辅助数据块存贮装置；辅助数据块存贮和内插控制装置，用于通过组合所说辅助数据块存贮地址发生装置输出的地址和运动矢量值来控制第一和第二辅助数据块存贮装置的读取点和内插装置的启动时间；第一和第二辅助数据块存贮装置，用于在存贮所说第二或第三复用器提供的数据之后按照所说辅助数据块存贮和内插控制装置提供的控制信号而提供对应于半象素运动矢量的数据；第四复用器，选择性地提供所说第一或第二辅助数据块存贮装置的输出数据到内插装置；内插装置，用于产生图象数据，它是通过计算由所说第四复用器提供的数据依据半象素运动矢量的值被最后运动补偿的；加法器，用于将所说内插装置提供的已运动补偿的图象数据加到由所说延迟和次序调整装置提供的已反量化和ID-CT转换的图象数据；和第五复用器，用于在帧单元中将所说加法器提供的图象数据提供到所说第一和第二帧存贮器。
通过结合附图对优选实施例的描述，本发明上述目的和其它优点将变得更清楚。
图1是按照本发明第一实施例的方框图。
图2是按照本发明要以半象素为单元进行运动补偿的处理数据块的象素图。
图3是按照本发明以半象素为单元运动补偿装置的方框图。
图4是按照本发明用于解释帧存贮控制和输入/输出图象次序的示意图。
图5是按照本发明第二实施例的方框图。
图6是按照本发明第二实施例的信号定时图。
图7是按照本发明第三实施例的的方框图。
图8是按照本发明第三实施例的信号定时图。
图9是按照本发明以半象素为单元运动补偿装置的方框图。
图10显示了按照本发明的以半象素为单元运动补偿的已处理数据块。
图11是按照本发明在运动补偿装置中辅助数据块存贮器地址发生部分的详细电路图。
图12是按照本发明在运动补偿装置中的辅助数据块存贮器和内插控制部分的详细电路图。
图13是按照本发明在运动补偿装置中的内插部分的详细电路图。
图1显示了按照本发明的，包括在半个象素单元中的运动补偿装置的B—帧处理装置。参见图1，B—帧处理装置具有可变长度解码器(以后称为VLD)1，用于对可变长度编码的输入视频信号进行解码；再生部分2，用于对解码器1的输出视频信号进行反量化和IDCT转换；延迟和指令调整部分3，用于对再生部分2的输出视频信号调整IDCT转换和运动补偿；运动位置传送部分4，用于按照从解码器1输出的信息而提供当前处理数据块的运动位置；以及运动矢量调整部分5，用于按照从解码器1输出的图象信息而以象素为单元提供运动矢量。
本装置还具有第一和第二帧存贮器12和13，用于分别以象素为单元完成运动补偿；第一和第二读地址发生器6和7，用于产生第一和第二帧存贮器12和13的读地址；第一个写地址发生器8，用于产生帧存贮器12和13的写地址，以完成运动补偿；第一和第二复用器9和10，用于选择性地提供读地址和写地址；帧模式信息部分11，用于控制按照帧模式信息而控制复用器9和10的读地址选择操作；第一和第二半象素运动补偿器15和16，用于对输入图象信号分别在半象素中完成运动补偿；一个双向锁存器14，用于双向锁定帧存贮器12和13与半象素运动补偿器15和16间的数据；第三和第四复用器17和18，用于在运动矢量调整部分5的控制下提供半象素运动补偿器15和16的输出；第一和第二FIFO存贮器19和20，用于存贮复用器17和18的输出数据，以获得去掉了不需要的内插值且与时钟CLK1同步的图象数据；一个中间值计算部分21，用于计算从第一和第二FI-FO存贮器19和20来的输出信号的中间值；一个延迟控制和选择部分22，用于按照解码器1输出的信息选择性地提供来自帧存贮器12的已运动补偿的信号、来自帧存贮器13的已运动补偿信号、或由中间值计算部分21平均的信号；以及一个加法器23，用于将延迟和次序调整部分3的输出与延迟控制和选择部分22的输出相加。
本装置还具有第三和第四帧存贮器24和25，用于存贮由加法器23提供的图象数据，以控制输出图象的次序和图象显示的次序；一个延迟控制部分26，用于控制帧存贮器24和25提供的视频信号的延迟时间；一个限幅缓冲器27，用于提供不在帧存贮器中存贮的由加法器23输出的视频信号；一个图象处理部分28，用于显示由延迟控制部分26输出的图象信号或由限幅缓冲器27输出的图象信号；第三读地址产生器29，用于产生第三和第四帧存贮器24和25的读地址；第二写地址产生器30，用于产生第三和第四帧存贮器24和25的写地址；第五个复用器31，用于交替地提供第三读地址产生器29的输出给第三和第四帧存贮器24和25；以及一个时钟产生器33，用于产生时钟，以便操作地址产生器。
按照本发明的以半象素为单元的运动补偿操作和B帧处理操作将在下面详细描述。
解码器1对编码的视频信号进行解码并将解码的图象数据提供给再生部分2。解码器1还提供相应的、与图象数据一起的数据块运动矢量、要进行运动祉偿的数据块的运动位置信息和当前帧(I、B、和P帧)的信息。
再生部分2通过对输入图象数据进行反量化和IDCT—变换产生象表数据。具体说，在P—帧或B—帧为非帧间模式的情况下图象数据按照先前帧I或P—帧的运动量来补偿，由再生部分2提供的象素数据进入延迟和次序调整部分3。此时，由于IDCT变换是在8×8象素单元中完成的，而运动补偿是在16×16象素单元中完成的，延迟和次序调整部分3调整差分值并将它提供给加法器23。
同时，运动位置传送部分4分别给第一和第二读地址发生器6和7提供来处解码器1的输出数据的当前处理数据块的位置信息，而运动矢量调整部分5给第一和第二读地址发生器6和7提供运动矢量，其单元是来自解码器1输出数据的一个象素。
在此点，由于运动补偿是在以B—帧模式最邻近接收的两帧即P和I—帧处完成的，分别的读地址发生器6和7都存在，以使同时从第一和第二帧存贮器2和13中读取数据。
读地址发生器6和7对时钟发生器33提供的时钟CLK2计数，通过计算单元为象素由运动矢量调整部分5提供的运动矢量以及由运动位置传送部分4提供的当前处理数据块的位置而以象素为单元产生运动补偿的读地址，其中，时钟CLK2是为CLKIX(17×17)、(16×16)。
由第一和第二读地址发生器6和7提供的读地址分别通过由帧模式信息部分11控制的第一和第二复用器9和10而进入帧存贮器12和13。即读地址发生器6和7的读地址被以B—帧模式分别提供到两个帧存贮器12和13，而读地址发生器6和7的读地址和写地址发生器8的写地址按照I或P模式的次序选择性地提供到帧器12和13。第一个写地址发生器8通过计算由时钟发生器33提供的主时钟CLK1而产生帧存贮器12和13的写地址。
按照读/写地址以象素为单元被运动补偿的、由第一和第二帧存贮器12和13读取的图象数据通过双向锁存器14进入半象素运动补偿器15和16，锁存器14能够通过同一线路完成读/写操作。第一和第二运动补偿15和16根据输入图象数据测定半象素单元中的运动，然后以半象素为单元补偿运动。下面将详细描述以半象素为单元的运动补偿操作。
首先，基于图2所示的MPEGII算法，按照以半象素为单元的运动补偿过程，运动估算在其单元为半象素的运动补偿处理数据块(17×17象素)中的半象素单元中进行，如果该值小于在十进制的一个小数点，该值在-∞方向被归入到整数。换句话说，以半象素为单元的运动补偿只考虑在+X和+Y方向实现，而不考虑-X和-Y方向。在图2中，符号X是半象素点，O是一个象素点。另外，△、▲、□表示由于边界而不需要内插的值，●表示在处理数据块(16×16象素)的右边和下部的、用于在16×16边界内插的数据。
图3显示了半象素运动补偿器的结构，它在单元为半象素的处理数据块中完成运动补偿。参考图3，其单元为半象素的运动补偿器具有第一延迟单元34，用于对帧存贮器提供的、其位置是要运动补偿的象素数据A进行1个取样时钟延迟；第一加法器35，用于将被第一延迟单元34延迟的象素数据B加到象素数据A；第二延迟单元，用于对被第一延迟单元34延迟的象素数据B进行16个取样时钟延迟；第二加法器37，用于将被第二延迟单元36延迟的象素数据C加到象素A；第三延迟单元38，用于对被第二延迟单元36延迟的象素数据C进行1个取样时钟延迟；第三加法器39，用于将被第三延迟单元38延迟的象素数据D加到象素数据C；第四加法器，用于将来自第三加法器39的输出象素数据加到来自第一加法器35的输出象素中；第四延迟单元41，用于对象素数据A进行24取样时钟延迟；第一中间值计算部分42，用于平均第一加法器35的输出象素数据；第二中间值计算部分43，用于平均第二加法器37的输出数据；以及第三中间值计算部分44，用于平均第四加法器40的输出象素数据。
具有上述结构的、以半象素为单元的运动补偿器的操作将详细描述。
首先，第四延迟单元4提供输入象素值A，就象它只被24取样时钟延迟一样，其中，象素A是由图2所示的帧存贮器提供并且其位置是要运动补偿的。第一延迟单元35提供由象素数据A1个取样时钟延迟的象素数据B，其中象素B被通过第一加法器35加到象素数据A，然后由第一中间值计算部分42平均，它最后提供值(A＋B)/2。第二延迟单元36提供象素数据C，它是从象素数据B经16个取样时钟延迟得来的，其中，象素数据C通过第二加法器37加到象素数据A，然后由最后提供值(A＋C)/2的第二中间值计算部分43平均第二延迟单元36提供象素数据C，它是由象素数据B经16取样时钟延迟得来的，其中象素C通过第二加法器37加到象素数据A，然后由最后提供值(A＋C)/2的第二中间值计算部分43平均。另外，第三延迟单元38提供由象素数据C1个取样时钟延迟得来的象素数据D，其中象素数据D通过第三加法器39加到象素数据C。相加的值(C＋D)通过第四加法器40加到第一加法器35的输出(A＋B)。因此，第三中间值计算部分44最后提供值(A＋B＋C＋D)/4。
在图1所示运动矢量调整部分5的控制下上述补偿的结果和象素数据被选择性地从第三和第四复用器17和18提供给FIFO存贮器19和20。即如果没有半象素运动复用器17、18则提供象素数据，如果在X方向有半象素运动则提供值(A＋B)/2，如果在Y方向有半象素运动则提供值(A＋C)/2，如果在X和Y两方向有半象素运动则提供值(A＋B＋C＋D)/2，因此完成以半象素为单元的运动补偿。
为了完成处理数据块(17×17象素)的实时内插，如上所述，帧存贮器12和13的读操作按照由量化CLK2＝CLK1X{(17×17)/(16×16)}获得的时钟CLK2来执行。在主种情况下，第一和第二FIFO存贮器19和20用于获得图象数据，其不需要的内插值被去掉了，并与主时钟CLK1同步。具体地FIFO存贮器19和20通过存贮由复用器17和18按照时钟CLK2选择的象素数据以及按照时钟CLK1读取该象素数据来提供与主时钟同步的图象数据。由存贮器提供的图象数据进入延迟控制和选择部分22并同时进入计算中间值的中间值计算部分21。
延迟控制和选择部分22对B—图象选择由第一帧存贮器12运动补偿过的信号、由第二帧存贮器13运动补偿的信号或由中间值计算部分21平均的信号，并提供该选择的信号给加法器23。
加法器23将由延迟和次序调整部分3反量化和IDCT变换的图象信号加到由延迟控制和选择部分22运动补偿的图象信号上。换句话说，除掉I—帧的P或B—帧模式，图象都由加法器23完全恢复，并替换图象显示处理单元。同时，输入次序不同于显示次序，而且其差值被调整如下。
如图4所示，当I帧输入时，I帧数据由再生部分2进行反量化和IDCT转换，然后，再生的数据存贮到第一和第三帧存贮器12和24。此后，当第一个P帧P1进入时，该P帧数据由加法器23加上已由第一帧存贮器12运动补偿的值，即延迟控制和选择部分22的输出，然后被存贮到第二和第四帧存贮器13和25。此时，存贮在第三帧存贮器24中的I帧数据被读取、通过延迟控制部分26，以进行延时—补偿，然后被提供到图象处理部分28。
随后，当第一个B帧B1进入时，分别由第一和第二帧存贮器12和13运动补偿的值即延迟控制和选择部分22的输出由加法器23加上已反量化和IDCT转换的图象信号。相加的值通过限幅缓冲器27直接提供到图象处理部分28而不存贮到帧存贮器中。下一个帧B2也以相同的方式提供到图象处理部分。
另一方面，当第二个P帧P2进入时，已由第二帧存贮器13运动补偿的值即延迟控制和选择部分22的输出由加法器23加上已反量化和IDCT转换的再生图象数据，然后该相加的值被存贮到第一和第三帧存贮器12和24。此时，存贮在第四帧存贮器25中第一个P帧P1被读出并提供到图象处理部分，因此改变图象的显示次序。以后帧的输入图象次序和显示次序也类似调整。
在此点，如上所述第三和第四帧存贮器24和25按照第三读地址发生器29的读地址和第二写地址发生器30的写地址而完成图象数据的读/写操作，这些地址是由第五和第六复用器31和32选择性地提供的。
另外，第三读地址发生器29通过计算由时钟发生器33提供的主时钟CLK1来产生帧存贮器24和25的读地址，而第二写地址发生器30通过计算由时钟发生器33提供的主时钟CLK1来产生帧存贮器24和25的写地址。
当帧存贮器的读/写时序如图4所示时，对于输入图象次序为I、P1、B1、B2、P2、B3、B4、P3、B5、B6、P4、···，第一读地址发生器6的读地址和第一写地址发生器的写地址由第一复用器9选择地提供到第一帧存贮器12。因此，第一帧存贮器12的读/写时序为I帧写(WI)、I帧读(RI)、RI、RI、P2帧写(WP2)、P2帧读(RP2)、RP2、RP2、RP2、RP2、P4帧写(WP4)、···，并存贮和提供图象数据，而第二帧存贮器13有如下的读/写时序P1帧写(WP1)、P1帧读(RP1)、RP1、RP1、RP1、RP1、P3帧写(WP3)、P3帧读(WP3)、RP3、RP3、···，并存贮和提供图象数据。此外，第三帧存贮器24有如下的读/写时序I帧写(WI)、RI、WP1、RP2、WP4、···，而第四帧存贮器25有如下的读/写时序P1帧写(WP1)、RP1、WP3、RP3、···，其中帧存贮器24和25也存贮和提供图象数据。
因此，输出图象序列如图4所示，即帧存贮器24的I帧读(RI)输出I、由限幅缓冲器27提供的输入图象B1的直接输出B2、帧存贮器25的第一P帧读(RP1)输出P1、输入图象B3的直接输出B4、帧存贮器24的第二P帧读(RP2)输出)P2、输入图象B5的直接输出B6、帧存贮器25的第三P帧读(RP3)输出P3、···。
按照本发明，考虑到基于MPEGII算法，到此，HDTV的图象质量和编码速率可通过施加其单元为半象素的运动补偿装置而得以提高。另外，高于主时钟CLK的时钟CLK2被使用，FIFO存贮器也被采用，以半象素为单元进行运动补偿，因此简化和优化了设计过程。
可是，按照本发明的B帧处理装置需要多个帧存贮器12、13、24、25因此存贮器容量要求增大了。因此，按照本发明提供了B帧处理装置的第二个实施例，以减少需要的帧存贮器。
图5显示了按照本发明的第二个实施例的方框图。参见图5，所见的B帧处理装置包括第一和第二帧存贮器45和46，用于在其中存贮帧图象；第一和第二复用器47和48，用于提供帧存贮器45和46的读/写地址，写地址发生器49，用于产生帧存贮器的写地址并提供写地址给复用器47和48，第一个读地址发生器50，用于当其输入是运动矢量信息时产生帧存贮器45的读地址并提供该地址给第一复用器47，第二读地址发生器51，用于当运动矢量信息被认为是输入时产生帧存贮器46的读地址并提供该地址给第二个复用器48，双向锁存器52和53，用于提供加法器56的输出图象信号给帧存贮器45和46，并提供从帧存贮器45和46读出的图象信号；中间值部分54，用于平均来处锁存器52和53的图象信号；复用器55，用于选择性地提供锁存器52和53的输出图象信号并平均来自中间值计算部分54的图象信号；加法器56，用于将复用器55的输出图象信号加到IDCT转换的图象信号；FIFO存贮器57，用于读/写该相加的图象信号；读/写控制器58，用于控制FIFO存贮器57的读/写操作；以及复用器59，用于选择性地提供加法器56的输出视频信号和FIFO存贮器57的输出视频信号，以适合于当前帧的模式。
下将描述具有上述结构的B帧处理装置的第二实施例的操作。
由编码器编码的输入帧次序如图6所示，即I、P、B、B、P、···，首先，I帧进入时，I帧的图象信号通过加法器56和双向锁存器52存入第一帧存贮器45。第一帧存贮器的写地址由写地址发生器49产生并通过第一复用器47提供。在此时，数据总线在帧期间交替地通过双向锁存器52和53，并存贮在各个帧存贮器中，帧存贮器46的写地址对应于写地址发生器49的地址，它是通过第二个复用器48提供的。同时，I帧的图象信号在读/写控制器58的控制下也存入FIFO存贮器57。FIFO存贮器57有一帧的容量，以延迟信号一帧。
其次，当P1帧进入时，前先存贮的I帧图象信号从第一帧存贮器45中被读出并通过双向锁存器52和复用器55进入加法器56，然后加到P1帧图象信号上。该相加的视频信号再通过双向锁存器53然后存贮在第二个帧存贮器46中。第一个帧存贮器45的读地址可由使用运动矢量的第一个读地址发生器50产生并选择性地由第一复用器47提供。
在此点，FIFO存贮器57在读/写控制器的控制下开始读先前的I帧并同时存贮加法器56提供的图象数据。先前I帧的输出图象信号通过复用器59提供到图象处理部分，复用器59按照帧模式选择性地提供加法器56的输出图象信号和FIFO存贮器57的输出图象信号给图象处理部分。
FIFO存贮器57可存贮P1帧图象信号并如上所述同时提供I帧图象信号。因此，当B1帧进入时，帧存贮器45和46停止写操作并只按照读地址发生器50和51通过复用器47和48提供的读地址而完成图象数据的读操作。
在此点，按照其输入是运动矢量的读地址发生器50和51提供的读地址而读取的图象数据通过双向缓冲器52和53提供，该提供的图象数据由中间值计算部分54平均。复用器55选择性地给加法器56提供该平均的图象数据即运动补偿的图象。具体地，B帧的图象信号通过复用器55来确定，因为它可从先前帧和下一帧中选取或可由两帧的中间值提供。
在此时，FIFO存贮器57不进行读/写操作，而存贮先前写入的P1帧的图象信号。当P2帧再进入时，P2帧的图象信号按照与I或P1帧同样的次序进行处理，复用器59的输出次序能按照图6所示的各个帧模式即I、B、B、P进行显示。
本发明的第二实施例可以采用其单元为半象素的运动补偿装置，它包括半象素运动补偿器15和16、复用器17和18、图1所示的FIFO存贮器19和20，以半象素为单元的运动补偿可以完成，因此用于处理B帧中的半象素单元运动补偿的图象信号的B帧处理装置可以实现。
按照第二实施例，其单元为半象素的运动补偿装置具有与第一实施例相同的结构和操作，其描述就省略了。另外复用器47、48和49的选择也是按照与第一实施例相同的控制信号而控制的。
图7显示了B帧图象处理装置的第三个实施例，它包括两个帧存贮器以代替第二实施例中的FIFO存贮器。
按照第三实施例的B帧处理装置具有第一和第二帧存贮器60和61，用于读和写帧图象信号；第一和第二复用器62和63，用于选择性地提供帧存贮器60和61的读/写地址；写地址发生器64，用于产生帧存贮的写地址并提供该地址到复用器62和63，第三和第四复用器65和66，分别用于选择运动读地址和扫描地址并提供该地址到复用器62和63，第一运动读地址了生器67，用于产生第一个帧存贮器60的运动读地址并当其输入为运动矢量和2CLK时提供该地址到第三复用器65；第一扫描读地址发生器，用于产生第一帧存贮器60的扫描读地址并当其输入为2CLK时提供该地址到第三复用器65；第二运动读地址发生器69，用于产生第二帧存贮器61的运动读地址并当其输入为运动矢量和2XLK时提供该地址到第四复用器66；第二扫描读地址发生器70，用于产生第二帧存贮器61的扫描读地址并当其输入为2CLK时提供该地址到第四复用器66；双向锁存器71和72，分别接收来自并提供到帧存贮器60和61的帧图象信号；锁存器73，用于将锁存器71和72的输出图象信号同步到时钟CLK上并提供同步的信号；中间值计算部分74，用于平均锁存器73的输出图象信号；复用器75，用于选择性地提供锁存器73的输出图象信号和平均的图象信号；加法器76，用于将复用器75的输出图象信号与IDCT转换的图象信号相加；以及图象输出调整部分77，用于按照显示次序调整加法器76提供的帧图象信号。
同时，图象输出调整部分77包括锁存器78A和78B，用于将双向锁存器71和72的输出图象信号同步到时钟CLK；缓冲器79，它按照第一帧存贮器60的读启动和P帧信号来启动，以转换锁存器78A的输出；缓冲器81，它根据第二帧存贮器61的读启动和P帧信号来启动以转换锁存器78B的输出；与门82，用于对第一帧存贮器的P帧信号和读启动信号进行与操作并提供该结果到缓冲器80作为控制信号；与门83，用于对第二帧存贮器的P帧信号和读启动信号进行与操作并提供该结果到缓冲器81作为控制信号。
下面将描述具有上述结构的按照第三实施例的B帧图象处理装置的操作。
第一和第二帧存贮器60和61的结构和读操作与第二实施例的相等，除了帧存贮器60和61的读地址按照其速度为第二实施例两倍高的时钟2CLK以两倍速度读取之外。
具体地，第一帧存贮器60通过第三复用器65和第一复用器62选择性地接收由其输入为运动矢量和2CLK的第一运动读地址发生器67产生的运动读地址和由其输入为2CLK的第一扫描地址发生器68产生的扫描地址。另一方面，其输入为运动矢量和2CLK的第二运动读地址发生器69产生运动读地址，其输入为2CLK的扫描地址发生器70产生扫描读地址。该产生的地址通过第四复用器66和第二复用器63选择地提供给第二帧存贮器61。另外，第一和第二帧存贮器60和61的写地址由写地址发生器64产生。即写地址和读地址通过第一和第二复用器62和63选择性地提供。
因此，如图8所示，按照时钟CLK和两倍时钟2CLK，运动矢量的读时序和扫描图象的写时序在一个时钟内彼此不同，写时钟的速度变成了两倍。由于当写时钟为高电平时地址被认为是运动补偿地址，当读时钟为低电平时，该地址被认为是输出扫描地址，地址发生器67、68、以及69、70被需要用于按照两倍时钟2CLK、运动读和扫描读而产生相应的地址。为了改变运动补偿图象信号和按照上述半个原始时钟分别读取的输出扫描图象信号的时钟期间，按照时钟CLK操作的锁存器73、78A和78B被提供在帧存贮器的输出端口上。在接收读/写地址的第一和第二帧存贮器60和61中，帧图象信号图6所示、与第二实施例一样的时序被存贮和提供。
帧图象按照下述线路存贮由加法器76提供的帧图象信号存贮在帧存贮器60和61中，由帧存贮器60和61提供的图象信号分别通过双向锁存器71和72提供，由锁存器71和72提供的帧图象信号进入锁存器73并同时进入图象输出调整部分77的锁存器78A和78B。
另外，由锁存器73提供的帧图象信号由中间值计算部分74平均。复用器75选择性地提供两帧图象信号之一或两帧图象信号的平均图象信号。复用器75的输出图象信号由加法器76加到该图象信号上。
由加法器76相加的图象信号通过双向锁存器71和72进入各个帧存贮器60和61，并同时进入图象输出调整部分77的缓冲器79。
另一方面，由于帧图象是如此I、P1、P2、P1、···存贮在帧存贮器60和61中而不管上述的输出次序，输出调整部分77可以按照帧次序来调整输出序列。
首先，当第一帧存贮器60完成读操作并提供如图6所示时序的结果时，如果输入信号是P帧并提供有给第一帧存贮器60的读启动地址，则与门将该两个信号相与以启动缓冲器80。当缓冲器80被启动时，可以由锁存器78A锁定并提供的、第一帧存贮器60的帧视频信号进入图象处理部分。
另外，当第二帧存贮器61完成读担任并提供该结果时，如果输入信号是P帧并提供有给第二帧存贮器61的读启动信号RE2，则与门83将该两信号相与，以启动缓冲器81。当缓冲器81被启动时，可由锁存器78B锁存并提供的、第二帧存贮器61的帧图象信号进入图象处理部分。
另外，在B帧情况，当缓冲器79由B帧信号启动时，加法器76提供B帧图象信号到图象处理部分。
按照本发明的第三实施例，如果其单元为半象素的运动补偿装置由如下组成半象素运动补偿器15和16、复用器17和18、如图1所示在双向锁存器71和72与锁存器73之间的FIFO存贮器19和20，则半象素单元的运动补偿可以完成，因此用于在B帧的半象素运动补偿的图象信号的B帧处理装置可以实施。
按照第三实施例的半象素单元的运动补偿装置具有与第一实施例相同的结构和操作，因此其描述将省略。另外复用器62、63、65、66和75也根据与第一和第二实施例相同的控制信号来控制。
同时，图9显示了按照本发明的、其单元为半象素的图象运动补偿装置的另一个实施例。参见图9，其单元为半象素的图象运动补偿装置含有可变长度解码器1，用于解码编码的输入图象数据和运动矢量；再生部分2，用于对从解码器1来的解码图象数据进行反量化和IDCT转换；延迟和次序调整部分3，用于对再生部分2的输出图象信号进行IDCT转换运动补偿过程的调整；运动矢量分析部分84，用于分析运动矢量的值，以计算对应于替换的地址点，该点的值是由解码器1提供的运动矢量值并要被运动补偿；读地址发生部分85，用于产生其单元为数据块的数据读地址，该数据块是要按照来自解码器1的图象数据的帧同步信号而补偿的；写地址发生器86，用于产生其单元为数据块的数据写地址，该数据块是要按照来自解码器1的图象数据的帧同步信号而补偿的；复用器87，用于在帧单元中选择地提供读地址发生部分85和写地址发生部分86的输出地址；第一和第二帧存贮器88和90，用于按照复用器87提供的读/写地址而交替地读/写复用器87的输出图象数据；辅助数据块存贮地址发生部分89，用于产生辅助数据块存贮器的读地址，以计算对应其单元为半象素的运动矢量的象素值并由运动矢量分析部分84提供的运动矢量的值；复用器91，用于交替地提供第一帧存贮器88的输出数据到第一和第二辅助数据块存贮部分94和95；复用器93，用于交替地提供第二帧存贮器90的输出数据到第一和第二辅助数据块存贮部分94和95；辅助数据块存贮和内插控制部分92，用于通过组合运动矢量值和辅助数据块存贮器地址发生部分的输出地址来控制第一和第二辅助存贮部分94和95的读取点并控制内插部分97的启动时序；第一和第二数据块存贮部分94和95，用于按照辅助数据块存贮和内插控制部分92提供的控制信号提供复用器91或93的输出数据，然后提供对应于半象素运动矢量的数据；复用器，用于选择性给内插部分97提供第一和第二辅助数据块存贮部分94和95的输出数据；内插部分97，用于通过操作处理复用器96的输出数据、按照半象素运动矢量的值来产生最后的运动补偿图象数据；加法器99，用于将内插部分97提供的运动补偿图象数据相到由延迟和次序调整部分3提供的反量化和IDCT转换的图象数据上；复用器98，用于在帧单元中选择性地提供来自加法器99的图象数据到第一和第二帧存贮器88和90。
下面将描述其单元为半象素的图象运动补偿装置的操作。
首先，为了以半象素为单元完成运动补偿，应在边缘处获得其单元为象素的运动矢量，其单元为半象素并包括在每个象素周围的8个点和原始点即9个点的运动矢量之一也应获得。对于其单元为象素的运动矢量MV—P的其单元为半象素的运动矢量MV－HP按照下式获得MV－HP＝(MV－P±0.5)×2，MV－HP＝(MV－P＋0)×2(原始点)当搜索范围在-16到+15之内时，运动矢量MV由运动矢量MVX和MVY组成，对于象素值的置换它们分别在X和Y方向上有6比特的信息。
在该点，矢量MV5是一个符号位，矢量M4—MV1表示运动矢量的幅度，而MV0是半象素位。因此，不甚重要位即矢量MVX0和MVY0以及最重要位即矢量MV5可给接收端的解码器提供其单元为半象素的信息。
上述提供给解码器的信息输入到如图9所示的其单元为半象素的本发明的图象运动补偿装置。即可变长度解码器1解码已编码的输入视频信号的信息并提供该解码的信息分别到再生部分2、运动矢量分析部分84、读地址发生部分85和写地址发生部分86。再生部分2对于已在发送端进行量化和DCT转换的图象数据进行反量化和IDCT转换来再生图象数据。生的数据通过延迟和次序调整部分33提供到加法器99。
另一方面，来自可变长度解码器1的解码的信息由如下组成运动矢量值、帧同步信号、宏数据块地址MBA，它是要被补偿的处理数据块(16×16象素)的位置值、以及宏限幅地址MSA，它被分别提供到运动矢量分析部分84、读地址部分85和写地址发生部分86。
运动矢量分析部分84计算对应于置换的地址点，该点要按照由可变长度解码器1提供的运动矢量MVX和MVY、宏数据块地址MBA和宏限幅地址MSA而被运动补偿，然后提供计算的信息到辅助数据块存贮地址发生部分(这儿，宏数据块是其单元为象素的处理数据块，1个宏数据块＝2×2数据块，1数据块＝8×8象素)。
另外，读地址发生部分85通过计算帧同步信号在数据块单元中产生帧存贮器88和90的读地址并提供该读地址到复用器87，而写地址发生部分86通过计算帧同步信号在数据块单元中产生写地址并提供该写地址到复用器87。
为了使第一帧存贮器88存贮复用器98的输出图象数据并使第二帧存贮器90提供在一个时序处已存贮的先前帧的数据，复用器87给第一帧存贮器88提供写地址，给第二帧存贮器90提供读地址。
在下一个定时，第一帧存贮器88接收读地址，以提供存贮在其中的图象数据，第二个帧存贮器90接收写地址，以提供先前定时存贮的图象数据。该操作在帧单元中重复，因此第一帧存贮器88和第二帧存贮器90可以交替地完成读/写操作。
要从第一帧存贮器88或第二帧存贮器90中读出的图象数据被置换为运动矢量的值，然后再以块为单元读出。另外，数据有17×17个象素，它已在置换方向X和Y上增加了一个象素，以便以半个象素为单元进行运动补偿。
换句话说，因为象素的边缘的点的象素值也需要用于半象素点值的内插，该点是要实际获得的，所以需要读取处理的数据块，它在置换文献X和Y上分别增加的一个象素，其起始点如图10确定。
图10显示了其单元为半象素的已处理数据块的起始点。当半象素矢量为HP(-1，-1)时起始点固定为pd，当半象素矢量为HP2(0，-1)或HP3(1，-)时固定为pb，当半象素矢量为pd(0，0)、HP4(1，0)、HP5(1，1)和HP6(0，1)之一时固定为原始点pd，当半象素矢为HP7(-1，1)或HP8(-1，0)时固定为pc。
第一帧存贮器88如上所述读象素值并提供该到复用器91，以完成运动补偿。复用器91在数据块单元中交替地提供并存贮在第一和第二辅助数据块存贮部分94和95中的该象素值。另外，第二帧存贮器90的输出数据在数据块单元中被交替地提供并存贮在第一和第二辅助数据块存贮部分94和95。
具体地，在从帧存贮器88和90读出的值中的17×17象素值同时存贮在第一辅助数据块存贮部分94的第一到第四辅助数据块存贮器BN1至BM4中。当从下一数据块中读出的象素出现时，从帧存贮器88和90读出的象素值分别存入第二辅助数据块存贮器部分94的第一至第四辅助数据块存贮器BM5至BM8，在该定时，第一辅助数据块存贮部分94的辅助数据块存贮器BM1至BM4提供时存贮的象素值，以按照半象素运动矢量计算象素值。
复用器91和93可以通过交替地给辅助数据块存贮部分94和95提供帧存贮器88和90的输出象素值来存贮象素值，并可通过接收来自辅助数据块存贮器和内插控制部分92的读取点控制信号来提供象素值。
辅助数据块存贮器地址发生部分89通过组合由运动矢量分析部分84分析并提供的运动矢量值与其单元为象素的处理数据块读地址来产生其单元为半象素的帧存贮器88和90的处理数据块读地址。处理数据块读地址通过复用器94交替地提供到第一和第二辅助数据块存贮部分94和95，因此对应于半象素运动矢量的象素值可被提供。图11是上述的辅助数据块存贮器地址发生部分89的电路图。参见图11，按照运动矢量分别在方向X和Y上提供的地址发生部分89包括与门101，用于将运动矢量的符号位MV5(最重要位)和半象素信息位MV0(最不重要位)相与；减法器102，用于从与门101的输出中减去其单元为象素的帧存贮器的处理数据块读地址，以以半象素为单元产生处理数据块的读地址。
尽管用于以象素为单元处理数据块的原始点可以如图10所示来固定，但在半象素单元中处理的数据块的起始点根据其单元为半象素的运动矢量值而改变。例如，当点pa至pd中的点pd是按照其单元为象素的运动矢量MV要处理的数据块的起始点时，用于辅助数据块存贮部分94和95的17×17象素的起始点被认为是其单元为半象素的处理数据块的数据，并按照下述信号而固定到象素点pa至pd中的一个，这些信号是由与门101将符号位MV5和最不重要位MV0相与的信号以及由图10所示减法器102将帧存贮器88和90的处理数据块读地址相减的值。按照固定的读地址，辅助存贮器BM1至MB4可用于确定和提供以半象素为单元的运动补偿值。如上所述，辅助数据块存贮部分94和95可按照读地址和半象素运动矢量MV0而提供以半象素为单元的运动补偿的象素值。
图12显示了用于控制辅助数据块存贮部分94和95的辅助数据块存贮器和内插控制部分92。控制部分92被指定用于控制第一和第二数据块存贮部分94和95之一，并包括一对控制电路，其结构与控制各个辅助数据块存贮器部分94和95的相同。
参见图12，辅助数据块存贮器和内插控制部分92包括加法器102和103，用于将辅助数据块存贮器地址产生部分89提供的读地址R/ADDR(X)和R/ADDR(Y)相加，以提供各个辅助数据块存贮部分94和95的数据块地址；门104、105和106，用于组合运动矢量分析部分84提供的兰象素运动矢量的值MVX0和MVY0，以控制辅助数据块存贮部分94和95的各个芯片启动操作；内插控制部分107，用于按照门104、105和106的输出而在宏数据块单元中启动内插部分97。
如图12所示，由辅助数据块存贮地址产生部分89产生的读地址R/ADDR(X)被提供到第一和第二辅助数据块存贮器BM1和BM2，因此这一对辅助数据块存贮器BM1和BM2在置换的X方向被分配有相同的地址。上面的读地址R/ADDR(X)通过加法器103增加+1，然后被提供到第三和第四辅助数据块存贮器BM3和BM4，因此给该对辅助数据块存贮器BM3和BM4在置换的X方向上分配相同的地址。
另外，由辅助数据块存贮地址发生部分89产生的读地址R/ADDR(Y)被提供到第一和第三辅助数据块存贮器BM1和MB3，因此该对辅助数据块存贮器BM1和BM3在置换的Y方向上分配有相同的地址。上面的读地址R/ADDR(Y)通过加法器102被增加了+1，然后提供到第二和第四辅助数据块存贮器BM2和BM4，因此给该对辅助数据块存贮器BM2和BM4在置换的Y方向上分配相同的地址。
同时，第一个辅助数据块存贮器BM1是由“0”信号所芯片(CHIP)—启动的(CE＊)，而第二辅助数据块存贮器BM2总是由门104提供的运动矢量MVX0和MVY0的相与而得的信号所芯片—启动。另外，第三辅助数据块存贮器BM3由门105提供的运动矢量MVX0和MVY0的相与而得的信号所芯片—启动(CE＊)，而第四个辅助数据块存贮器BN4由门106提供的运动矢量MVX0和MVY0的相与而得信号所芯片—启动(CE＊)。内插控制部分107接收门104、105和106的输出信号，然后给该同内插部分97提供控制信号，在借助于辅助数据块存贮器而完成信号处理之定时处，它启动内插部分97。
内插部分97以半象素为单位计算控制信号(辅助数据块存贮器BM1至BM4的芯片—启动信号)与四相位图象数据(象素值)的中间值，并因此提供最后的输出象素值给加法器99。
图13是上面所述的内插部分的实施例的方框图。参见图13，内插部分97包括复用器108、111和112，用于按照辅助数据块存贮器和内插控制部分92的控制信号来选择从辅助数据块存贮部分94和95读出的数据；加法器109和113，用于将复用器108、111和112选择的数据相加；复用器110和114，用于按照辅助数据块存贮和内插控制部分92的控制信号来选择该相加的数据和分成半象素的数据；加法器116，用于将复用器110和114选择的数据相加；复用器，用于按照辅助数据块存贮和内插控制部分92的控制信号来选择该相加的数据和分成半象素的数据，以最后提供半象素的平均值；与门115和118，通过将辅助数据块存贮的内插控制部分92的控制信号相与来控制从复用器114和117来的选择数据的操作。
内插部分97对于来自两对辅助数据块存贮器BM1、BM4和BM2、BM3的数据进行相加操作和复用操作。
即辅助数据块存贮器BM4的8比特数据和“0”值进入2∶1复用器108。该复用器108按照辅助数据块存贮器BM4的芯片—启动信号CE＊(由内插控制部分107提供)来选择和提供输入数据。复用器108的输出数据由9—比特加法器109加到辅助数据块存贮器BM1的数据，并在下一步进入2∶1复用器110。
该2∶1复用器110按照辅助数据块存贮器BM4的芯片一启动信号CE＊来选择和提供从加法器109来的数据。当芯片启动信号为低电平时，分成一半的数据被提供到9比特加法器116。
另一方向，2∶1复用器111接收辅助数据块存贮器BM2的数据和“0”值并按照辅助数据块存贮器BM2的芯片启动信号CE＊来选择该输入数据，然后将选择的数据提供到9比特的加法器113。2∶1复用器112接收辅助数据块存贮器BM3的数据和“0”值并按照辅助数据块存贮器BM3的芯片—启动信号CE＊来选择该输入数据，然后将该选择的数据提供到9比特加法器113。
2∶1复用器114接收由加法器113相加的输出数据并按照由与门115相与的芯片—启动信号BM2 CE＊和BM3CE＊来选择该相加的数据，然后提供该选择的数据到加法器1196。加法器116将复用器110和114提供的数据相加，然后在下一步提供该数据到2∶1复用器117。复用器117按照由与门118相与的芯片—启动信号BM4 CE＊、BM2 CE＊和BM3 CE＊来选择从加法器来的数据和分成一半的数据。当与门118的输出变成‘低’时，分成一半的数据被选择和提供作为半象素中间值(最后输出)，它以半象素为单元被运动补偿。
按照本实施例，为了通过以两倍主时钟来处理数据而获得稳定的相加操作和整个系统的稳定性，复用器和加法器顺序地连接，因此信号的选择操作和相加操作交替地重复。
同样，当解码器由于处理速度的限制而由在水平或垂直方向并行分配的多个帧存贮器组成时，该实施例也可通过使用图9所示与上述分配的帧存贮器一样多的并行装置来完成以半象素为单元的补偿。
到此，按照本发明，由于可以只使用几个存贮器一处理B帧图象，整个结构可以简化，成本可以减少。另外，以半象素为单元的运动补偿可以实时进行，因此，可以提供高质量的图象。
权利要求
1.一种图象解码器的B帧处理装置，包括可变长度解码器，用于对可变长度编码的输入视频信号进行解码；再生装置，用于对所说解码器的输出视频信号进行反量化和IDCT转换；延迟和次序调整装置，用于对所说再生部分的输出视频信号调整IDCT转换和运动补偿；运动位置传送装置，用于按照从所说解码器输出的信息而提供当前处理数据块的运动位置；运动矢量调整装置，用于按照从所说解码器输出的图象信息而以象素为单元提供运动矢量；帧模式信息装置，用于按照所说解码器提供的所说信息来提供帧模式信息；第一和第二帧存贮器，分别用于以象素为单元完成运动补偿；第一和第二读地址发生器，用于产生所说第一和第二帧存贮器的读地址；第一个写地址发生器，用于产生所说第一和第二帧存贮器的写地址；第一和第二复用器，用于选择性地提供所说读地址和写地址；一个双向锁存器，用于存贮和提供所说第一和第二帧存贮器的帧图象；一个中间值计算装置，用于计算从所说双向锁存器来的输出信号的中间值；一个延迟控制和选择装置，用于按照所说解码器输出的信息选择性地提供来自所说第一或第二帧存贮器的已运动补偿的信号和来自中间值计算部分的信号；一个加法器，用于将所说恢复装置的输出加到所说延迟和选择装置的输出上；第三和第四帧存贮器，用于存贮由所说加法器提供的图象数据，以调整输出图象的次序和图象显示的次序；一个延迟控制装置，用于控制所说第三和第四帧存贮器提供的视频信号的延迟时间；一个限幅缓冲器，用于提供不在所说第一或第二帧存贮器中存贮的由所说加法器输出的视频信号；第三读地址产生器，用于产生所说第三和第四帧存贮器的读地址；第二写地址产生器，用于产生所说第三和第四帧存贮器的写地址；第五复用器，用于选择性地将所说第三读地址发生器输出提供到所说第第三和第四帧存贮器；第六复用器，用于选择性地提供所说第二写地址发生器的输出给所说的第三和第四帧存贮器。
2.一种图象解码器的B帧处理装置，包括可变长度解码器，用于对可变长度编码的输入视频信号进行解码；再生装置，用于对所说解码器的输出视频信号进行反量化和IDCT转换；延迟和次序调整装置，用于对所说再生部分的输出视频信号调整IDCT转换和运动补偿；运动位置传送装置，用于按照从所说解码器输出的信息而提供当前处理数据块的运动位置；运动矢量调整装置，用于按照从所说解码器输出的图象信息而以象素为单元提供运动矢量；帧模式信息装置，用于按照所说解码器提供的所说信息来提供帧模式信息；第一和第二帧存贮器，用于分别在其中存贮帧图象；第一和第二复用器用于提供所说第一和第二帧存贮器的读/写地址；写地址发生器，用于产生所说帧存贮器的写地址并提供该写地址到所说第一和第二复用器；第一读地址发生器，用于按照输入运动矢量而产生所说第一帧存贮器的读地址并提供该读地址到所说第一复用器；第二读地址发生器，用于按照输入运动矢量而产生所说第二帧存贮器的读地址并提供该读地址到所说第二复用器；第一和第二双向锁存器用于分别将所说加法器提供的图象信号提供到所说第一和第二帧存贮器或提供从所说第一和第二帧存贮器读出的图象信号；中间值计算装置，用于计算由所说第一和第二锁存器提供的图象信号的中间值；第三复用器，用于选择性地通过所说的中间值计算装置提供由所说第一和第二锁存器提供的图象信号；加法器，用于将所说第三复用器提供的视频信号加到IDCT转换的图象信号；FIFO存贮器，用于读/写其中的所说相加的图象信号；读/写控制器，用于控制所说FIFO存贮器的读/写操作；和第四个复用器，选择性地按照帧模式提供来自所说加法器的图象信号和来自所说FIFO存贮器的图象信号。
3.一种图象解码器的B帧处理装置，包括可变长度解码器，用于对可变长度编码的输入视频信号进行解码；再生装置，用于对所说解码器的输出视频信号进行反量化和IDCT转换；延迟和次序调整装置，用于对所说再生部分的输出视频信号调整IDCT转换和运动补偿；运动位置传送装置，用于按照从所说解码器输出的信息而提供当前处理数据块的运动位置；运动矢量调整装置，用于按照从所说解码器输出的图象信息而以象素为单元提供运动矢量；帧模式信息装置，用于按照所说解码器提供的所说信息来提供帧模式信息；第一和第二帧存贮器，用于读/写其中的帧图象信号；第一和第二复用器，用于选择性地提供所说第一和第二帧存贮器的读/写地址；写地址发生器，用于产生所说第一和第二帧存贮器的写地址并提供该地址到所说第一和第二复用器；第三和第四复用器，用于分别选择性地给所访问第一和第二复用器提供运动读地址和扫描地址；第一运动读地址发生器，用于按照输入运动矢量和其周期为主时钟两倍的时钟(2CLK)而产生所说第一帧存贮器的运动读地址，并提供地址到所说第三复用器；第一扫描读地址发生器，用于按照该时钟(2CLK)而产生所说第一帧存贮器的扫描读地址，并提供该地址到所说的第三复用器；第二运动读地址发生器，用于按照输入运动矢量和其周期为主时钟(CLK)两倍的时钟(2CLK)而产生第二帧存贮器的运动读地址，并提供该地址到所说第四复用器；第二扫描读地址发生器，用于按照该时钟(2CLK)产生第二帧存贮器的扫描读地址并提供该地址到第四复用器；第一和第二双向锁存器，分别接收来自并提供到所说第一和第二帧存贮器的帧图象信号；第三锁存器，用于在将图象信号与主时钟(CLK)同步之后提供来自所说第一和第二双向锁存器图象信号；中间值计算装置，用于计算由所说第三锁存器提供的图象信号的中间值；第五复用器，用于选择性地提供所说第三锁存器的输出图象信号和由所说中间址计算装置计算的图象信号；加法器，用于将第五复用器的输出图象信号与IDCT转换的图象信号相加；第四和第五锁存器，用于分别按照时钟(CLK)提供来自所说第一和第二双向锁存器的图象信号；第一缓冲器，它按照所说加法器提供的B帧信号来启动；第二缓溃器，它根据来自所说第一帧存贮器的读启动信号和P帧信号来启动，以转换所说第四锁存器输出；第三缓冲器，它根据来自所说第二帧存贮器的读启动信号和P帧信号来启动以转换所说第五锁存器的输出；第一与门，用于对第一帧存贮器的P帧信号和读启动信号进行与操作并提供该结果作为所说第二缓冲器的控制信号；第二与门，用于对第二帧存贮器的P帧信号和读启动信号进行与操作并提供该结果作为所说第三缓冲器的控制信号。
4.一种用于B帧的以半象素为单元的运动补偿装置，包括多个帧存贮器，用于按照运动矢量信息对各个帧交替地读/写帧；多个复用器，用于将来自所说多个读/写地址发生器的读/写地址提供到所说多个帧存贮器；输出次序调整装置，用于按照显示次序来调整和提供所说多个帧存贮器输出的帧图象信号；第一延迟装置，用于对所说多个帧存贮器提供的、其位置是要运动补偿的象素数据A进行1个取样时钟延迟；第一加法器，用于将被第一延迟装置延迟的象素数据B加到象素数据A；第二延迟装置，用于对被第一延迟装置延迟的象素数据B进行16个取样时钟延迟；第二加法器，用于将被第二延迟装置延迟的象素数据C加到象素A；第三延迟装置，用于对被第二延迟装置延迟的象素数据C进行1个取样时钟延迟；第三加法器，用于将被第三延迟装置延迟的象素数据D加到象素数据C；第四加法器，用于将来自第三加法器的输出象素数据加到来自第一加法器的输出象素中；第四延迟装置，用于对所说象素数据A进行24个取样时钟延迟；第一中间值计算装置，用于计算由第一加法器提供的象素数据的中间值；第二中间值计算装置，用于计算由第二加法器提供的象素数据的中间值；以及第三中间值计算装置，用于计算由第四加法器提供的象素数据的中间值。
5.按照权利要求4的在B帧的以半象素为单元的运动补偿装置，进一步包括第一和第二复用器，用于按照运动矢量信息选择性地提供所说第四延迟装置、第一中间值计算装置、第二中间值计算装置、和第三中间值计算装置的输出；第一和第二FIFO存贮器，用于在其中存贮所说第一和第二复用器的输出数据，以获得去掉了不需要的内插值且与主时钟(CLK)同步的图象数据；第四中间值计算装置，用于计算由所说第二FIFO存贮器提供的信号的中间值；延迟控制和选择装置，用于选择性地提供按照运动矢量信息由所说多个帧存贮器补偿的帧图象信号和由所说第四中间值计算装置计算的中间值信号；和加法器，用于将所说延迟控制和选择装置的IDCT转换输出相加。
6.一种在半象素单元的运动补偿装置，包括可变长度解码器，用于对可变长度编码的输入视频信号进行解码；再生装置，用于对所说可变长度解码器的输出视频信号进行反量化和IDCT转换；延迟和次序调整装置，用于对所说再生装置的输出视频信号调整IDCT转换和运动补偿；运动矢量分析装置，用于通过计算对应于要补运动补偿的置换的地址点和使用所说可变长度解码器提供的运动矢量值来分析运动矢量的值；读地址发生器，用于产生处理数据块的数据读地址，该数据块是通过使用来自所说可变长度解码器的图象数据的帧同步信号而补偿的；写地址发生器，用于产生处理数据块的数据写地址，该数据块是通过使用来自所说可变长度解码器的图象数据的帧同步信号而补偿的；第一复用器，用于在帧单元中选择地提供读地址发生器和写地址发生器的输出地址；第一和第二帧存贮器，用于按照第一复用器提供的读/写地址而交替地读/写所说第一复用器的输出图象数据；辅助数据块存贮地址发生器，它接收由所说运动矢量分析装置提供的运动矢量值，以产生辅助数据块存贮器的读地址，它被用来计算对应于半象素运动矢量的象素值；第二复用器，用于交替地提供所说第一帧存贮器的输出数据到第一和第二辅助数据块存贮器；第三复用器，用于交替地提供所说第二帧存贮器的输出数据到第一和第二辅助数据块存贮器；辅助数据块存贮和内插控制装置，用于通过组合运动矢量值和所说辅助数据块存贮器地址发生装置输出的地址来控制第一第二辅助存贮装置的读取点和内插装置的启动时时；第一和第二辅助数据块存贮装置，用于在存贮由所说第二或第三复用器提供的数据之后按照所说辅助数据块存贮和内插控制装置提供的控制信号而提供数据；第四复用器，用于选择性给内插装置提供所说第一和第二辅助数据块存贮装置的输出数据；内插装置，用于通过计算第四复用器的输出数据、按照半象素运动矢量的值来产生最后运动补偿的图象数据；加法器，用于将所说内插装置提供的运动补偿图象数据加到由所说延迟和次序调整装置提供的反量化和IDCT转换的图象数据上；第五复用器，用于在帧单元中选择性地提供来自所说加法器的图象数据到所说第一和第二帧存贮器。
7.按照权利要求6的以半象素为单元的运动补偿装置，其中所说的辅助数据块存贮地址发生器包括与门，用于将运动矢量MV的符号位(最重要位，MV5)和半象素运动矢量位(最不重要位，MV0)相与；和减法器，从所说与门的输出中以象素为单元减去所说帧存贮器的处理的数据块读地址，以使以半象素为单元产生处理的数据块读地址。
8.按照权利要求6的以半象素为单元的运动补偿装置，其中所说的辅助数据块存贮和内插控制装置包括第一和第二加法器，用于将所说辅助数据块存贮地址发生装置提供的读地址R/ADDR(X)和R/ADDR(Y)相加，并分别提供所说第一和第二辅助数据块存贮装置的存贮数据块地址；第一至第三门，用于通过对所说运动矢量分析装置提供的半象素运动矢量MVX0和MVY0的值进行门操作来控制所说第一和第二辅助数据块存贮装置的存贮数据块芯片—启动操作；和内插控制装置，用于按照所说第一至第三门在宏数据块单元中启动所说的内插装置。
9.按照权利要求6的以半象素为单元的运动补偿装置，其中所说的内插装置包括第一至第三复用器，用于按照所说辅助数据块存贮和内插控制装置的控制信号来选择从所说第一和第二辅助数据块存贮装置读出的数据；第一和第二加法器，用于将由所说的第一至第三复用器选择的数据相加；第四和第五复用器，用于按照所说辅助数据块存贮和内插控制装置的控制信号来选择所说的相加的数据和按照所说一半的控制信号而分成一半的数据；第三加法器，用于将由所说第四和第五复用器选择的数据相加；第六复用器，用于按照所说辅助数据块存贮和内插控制装置的控制信号来选择相加的数据和分成一半的数据，并最后提供该半象素中间值；和第一和第二与门，用于将所说辅助数据块存贮和内插控制装置的控制信号相与，并控制所说第五和第六复用器的选择操作。
全文摘要
一种B帧处理装置，包括在视频应用装置如HDTV中采用的图象解码器中半象素单元的运动补偿装置。按照该装置，以半象素为单元的运动补偿对于由帧存贮器进行运动补偿的图象可以实时地进行，该半象素运动补偿的图象数据由加法器加到由再生部分提供的图象数据上，然后该相加的图象数据被提供到帧存贮器，以使以象素为单元进行运动补偿，而输入图象的次序按照最后输出图象的显示次序来调整。
文档编号H04N7/36GK1117241SQ9411739
公开日1996年2月21日 申请日期1994年9月14日 优先权日1993年9月14日
发明者宋基焕, 李昌杓 申请人:株式会社金星社