步骤304。Tchk为测试装置设置的自动判断工作通道的时间间隔，可以由用户手动设置。
[0066]304、测试装置确定当前发送数据包的通道。
[0067]其中，测试装置可以通过当前发送的数据包类型判断当前发送数据包的通道。
[0068]需要说明的是，本发明实施例中，以测试装置确定的当前发送数据包的通道是通道A为例。
[0069]305、测试装置减少通道A发送数据包的速率，增加通道B发送数据包的速率。
[0070]其中，在测试装置判断当前发送数据包的通道为通道A后，通过软件减少通道A发送数据包的速率，同时增加通道B发送数据包的速率。
[0071]需要说明的是，测试装置在通过软件改变通道A和通道B发送数据包速率的过程中，两通道发送数据包的速率之和为测试装置端口的发送数据包速率，且测试装置端口的发送数据包速率保持不变。
[0072]306、测试装置判断通道A发送和接收数据包A的速率是否为零，若通道A发送和接收数据包A的速率为零，则执行步骤308 ;否则，执行步骤307。
[0073]307、测试装置延时t2。
[0074]其中，测试装置通过软件设计延时t2后，重复执行步骤306。
[0075]308、测试装置延时tl后，读取通道A发送端和接收端寄存器的数据，并计算发送数据包A和接收数据包A个数的差值ΛΑ。
[0076]其中，测试装置判断通道A发送和接收数据包A的速率是否为零，如果通道A发送和接收数据包A的速率为零，则需要延时tl，以便尽可能接收到传输过程中所有的数据包。测试装置在通道A发送端和接收端寄存器中记录了发送和接收数据包A的个数。在读取寄存器的数据后，计算发送数据包A和接收数据包A个数的差值Λ A。
[0077]需要说明的是，用户可以通过被测设备的实际状况，设置tl的大小。
[0078]309、测试装置判断Λ A是否为零，若Λ A不为零，则执行步骤310 ;否则，执行步骤311。
[0079]其中，测试装置判断Λ A是否为零，若Λ A不为零，则通道A发送数据包A和接收数据包A个数不相等，执行步骤310 ;若Λ A为零，则通道A发送数据包A和接收数据包A个数相等，执行步骤311。
[0080]310、测试装置发出告警信息并生成日志记录。
[0081]其中，测试装置判断通道A发送数据包A和接收数据包A个数不相等后，发出告警，告警信息包括告警时间和ΛΑ。本发明实施例对测试装置告警的实现方式不做限定，可以是本领域技术人员所熟知的任意实现方式。同时，测试装置将告警信息生成日志记录，以便测试人员查看。
[0082]311、测试装置清零通道A发送端和接收端寄存器。
[0083]其中，测试装置清零通道A发送端和接收端寄存器，以便下一循环中分别对发送和接收的数据包进行计数。
[0084]312、测试装置延时时间Tchk。
[0085]313、测试装置确定当前发送数据包的通道。
[0086]需要说明的是，本发明实施例中，测试装置包括A和B两条通道，则确定的当前发送数据包的通道为通道B。
[0087]314、测试装置减少通道B发送数据包的速率，增加通道A发送数据包的速率。
[0088]315、测试装置判断通道B发送和接收数据包B的速率是否为零，若通道B发送和接收数据包B的速率为零，则执行步骤317 ;否则，执行步骤316。
[0089]316、测试装置延时t2。
[0090]317、测试装置延时tl后，读取通道B发送端和接收端寄存器的数据，并计算发送数据包B和接收数据包B个数的差值Λ B。
[0091]318、测试装置判断ΛΒ是否为零，若Λ B不为零，则执行步骤319 ;否则，执行步骤320。
[0092]319、测试装置发出告警信息并生成日志记录。
[0093]320、测试装置清零通道B发送端和接收端寄存器。
[0094]需要说明的是，步骤314至步骤320数据处理的过程，与步骤305至步骤311数据处理的过程相同。
[0095]其中，测试装置清零通道B发送端和接收端寄存器后，开始计时，执行步骤303，在延时时间Tchk后，进入下一循环，寄存器开始重新计数。
[0096]本发明实施例中，测试装置包括两条通道，在预设时间内统计当前通道发送和接收的数据包数量，如果数量不相等，测试装置发出告警并生成日志记录。因为设置两条通道，所以可以让一条通道暂停收发数据包，并获取该通道内的丢包信息以及丢包时间点，而与此同时，另一条通道继续测试，这样两条通道交替使用，不用中断测试，就可以实时获取到被测设备的丢包信息以及丢包时间点，解决了现有技术中不能获得发生丢包的各个时间点和对应的丢包个数，在对被测设备问题定位时，带来很大不便的问题。通过解决上述技术问题，能够方便测试人员对被测设备的问题定位。
[0097]本发明实施例提供一种测试装置40，如图7所示，所述测试装置40包括:处理器41、存储器42、端口 43和总线44。
[0098]处理器41、存储器42、端口 43通过总线44相互连接；总线44可以是外设部件互连标准(peripheral component interconnect,简称PCI)总线或扩展工业标准结构(extended industry standard architecture,简称 EISA)总线等。所述总线可以分为地址总线、数据总线、控制总线等。为便于表示，图7中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
[0099]存储器42，用于存放程序。具体地，程序可以包括程序代码，所述程序代码包括计算机操作指令。存储器42可能包含高速随机存取存储器(random access memory,简称RAM)存储器,也可能还包括非易失性存储器(non-volatile memory),例如至少一个磁盘存储器。
[0100]端口 43，用于连接被测设备，使测试装置40和被测设备可以进行数据传输。
[0101]处理器41执行存储器42所存放的程序，用于实现本发明实施例提供的网络性能测试的方法，包括:
[0102]处理器41在第一预设时间内将所述第一通道发送数据包的速率由端口速率逐步降低至零，并同步将第二通道发送数据包的速率逐步由零提高至所述端口速率，其中所述第一通道发送数据包的速率与所述第二通道发送数据包的速率之和为所述端口速率；
[0103]所述处理器41统计所述第一预设时间内所述第一通道的发送端发出数据包的数量与所述第一通道的接收端接收数据包的数量；
[0104]当所述第一通道的发送端发出数据包的数量与所述第一通道的接收端接收数据包的数量不相等时，所述处理器41发出告警信息并生成日志记录。
[0105]本发明实施例中的端口速率为测试装置40通过端口 43向被测设备发送数据包的速率。
[0106]其中，所述告警信息包括丢包数量和发生丢包的时间信息，所述丢包数量为所述第一通道的接收端接收数据包的数量与所述第一通道的发送端发出数据包的数量之间的差值，所述发生丢包的时间信息包括所述第一通道开始发送数据包的时刻与所述第一通道停止发送数据包的时刻。所述数据包的帧结构中包括用于区分所述第一通道和所述第二通道的区分标识。所述第一通道和所述第二通道各自独立发送和接收数据包。
[0107]进一步的，所述处理器41在第二预设时间内将所述第二通道发送数据包的速率由端口速率逐步降低至零，并同步将第一通道