从CPRI解析出来的7Bit数据，第三部分为补O填充到15Bit，实施例为对8bit补0，第四部分为补偿值，实施例为(2-1) ;Dagc_i为其它值时也是由这四部分组成，依此类推可以得出其它Dagc_i值时的解压缩数据；
[0086]Q路的解压缩方法和I路是一致的，输出数据为Q_out。
[0087]其中补偿值的作用主要是用来防止直流偏置的产生，减少对EVM的恶化，解压缩后的数据再交给后续模块使用。
[0088]以上流程的步骤I中，对I和Q路数据进行一个搜索周期的存储；步骤2中，分别找出搜索周期内的I路和Q路绝对值最大值；步骤3，获取I和Q的最大值的有效Bit位起始位；步骤4，读出存储的I路和Q路数据并与DAGC因子对齐后送入量化截取模块；步骤5，把搜索周期内所有的I路和Q路数据根据获取的有效Bit起始位进行量化截取；步骤6?7，CPRI组帧和解帧；步骤8，根据I路和Q路的DAGC因子解压I路和Q路到原始Bit位数。可见，步骤I?5和步骤8中，选择合适的搜索周期，找出最大值，获取有效Bit位开始位进行量化截取达到压缩的目的，解压缩端根据DAGC因子还原数据到原始Bit位。
[0089]通过以上方案，本发明通过缩减IQ的Bit数来达到在保持当前线性速率不变的情况下，提高数据的传输量，获取更高的系统性能。在LTE中，单天线单载20M CPRI接口间的线性速率计算公式为 LineRate = (30.72) X (30) X (10/8) X (16/15) = 1.2288Gbit/s，其中30.72Msps为20M带宽采样速率，30为IQ总的Bit数，10/8为8bl0b编码，16/15为控制子冗余，从计算公式可以看出随着IQ传输的Bit数减少，在保持线性速率不变的情况下可以传输更多的数据资源，实施例中把IQ数据通过压缩算法(双DAGC因子方法)将数据位数从15Bit缩减到7Bit，即使考虑到DAGC因子引入占用的少量资源，在保持线性速率1.2288Gbit/s不变的情况下使用该压缩方法也能够传输两天线单载20M的数据资源，压缩比率达到2倍。
[0090]对于目前较常用的CPRI接口压缩方法有均匀量化法、非均匀量化法、自适应量化法和矢量量化法，考虑到BBU和RRU系统上行会有较大的接收动态范围需求，并且需要保证接收机的灵敏度能够满足指标，所以选择自适应量化方法是比较合适的，而本发明所讲的双DAGC因子压解方法也属于自适应量化方法中的一种，此方法具有如下优点:第一，能够根据信号的幅度变化动态改变量化截位的起止位，保证了量化精度，对接收方向的灵敏度没有影响，能够适应较大的接收动态范围；第二，对I和Q路数据分别进行量化截位，分别产生DAGC因子，减少了量化误差和对信号EVM的影响；第三，选取合适的搜索周期，获取周期内采样点的最大值和其有效Bit开始位置，然后其它点数也依照最大值有效Bit位置去量化截位，这样不会造成量化截位溢出的情况，对FPGA的存储资源以及其它资源要求不高，接收链路的处理时延也不会增加很多，具有很强的可实施性。
[0091]上述实例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其它的任何未违背本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化均应为等效的置换方式，都包含在本发明的保护范围之内。
【主权项】
1.一种LTE CPRI接口的双DAGC因子压解装置，其特征在于:包括压缩端和解压缩端， 所述压缩端包括压缩模块和CPRI接口发送端， 压缩模块，用于对原始的I路数据和Q路数据进行压缩，并产生双DAGC因子；所述压缩模块包括I路FIFO、Q路FIFO、最大值搜索模块、有效Bit获取模块和量化截取模块， CPRI接口发送端，用于压缩后的I路数据、Q路数据以及双DAGC因子进行编码和组帧处理并通过光链路传输到解压缩端； 所述解压缩端包括CPRI接口接收端和解压缩模块， CPRI接口接收端，用于完成解码和解帧处理，解析出压缩后的I路数据、Q路数据以及双DAGC因子； 解压缩模块，用于对压缩后的I路数据和Q路数据，根据双DAGC因子还原。
2.一种根据权利要求1所述LTE CPRI接口的双DAGC因子压解装置实现的压解方法，其特征在于:设最大值搜寻周期为N，目标压缩Bit数为S，包括以下步骤， 步骤1，将进入压缩模块的I路和Q路数据分别记为I_in、Q_in，I_in 一路进入相应的I路FIFO，一路进入最大值搜索模块；Q_in —路进入相应的Q路FIFO，一路进入最大值搜索丰吴块； 步骤2，最大值搜索模块中，设置I路数据和Q路数据的最大值Max_1、Max_Q初始值为0，对进入最大值搜索模块的I路数据和Q路数据分别按照采样速率进行计数统计，实现方式如下， 首先在N个采样点内分别进行I路最大值和Q路最大值搜寻， 对I路数据，把Max_I的当前值与第一个I路数据采样点Il进行模值比较，如果Max_I的当前值大于等于II，则最大值保持Max_I的当前值，如果Max_I的当前值小于II，则最大值Max_I更新取值为II，然后再把Max_I的当前值和第二个I路数据采样点12比较，得到第二次比较后的最大值，…依次比较并更新Max_I完成一个搜索周期N个采样点就到本搜寻周期内的I路最大值； 对Q路数据，把Max_Q的当前值与第一个Q路数据采样点Ql进行模值比较，如果Max_Q的当前值大于等于Q1，则最大值保持Max_Q的当前值，如果Max_Q的当前值小于Q1，则最大值Max_Q更新取值为Ql，然后再把Max_Q的当前值和第二个Q路数据采样点Q2比较，得到第二次比较后的最大值，…依次比较并更新Max_Q完成一个搜索周期N个采样点得到本搜寻周期内的Q路最大值； 在N个采样点内I路最大值和Q路最大值搜寻完成后，输出I路数据和Q路数据分别的最大值Max_I和Max_Q到有效Bit获取模块，给出一个使能标志Max_En ； 步骤3，当Max_1、Max_Q和Max_En进入有效Bit获取模块，Max_En通知有效Bit获取模块进行以下处理， 分别获取I路数据有效Bit起始位和Q路数据有效Bit起始位， 从Max_Q的最高位开始，将前一位第xBit与后一位第x-lBit对比，如果不相等则即确定前一位开始为有效Bit位并结束比较，同时标记有效Bit位起始位置为X，如果相等则令X = χ-1继续比较，直到X = χ-1 = S-2时，直接标记为Pos_q = S-2 ； 从Max_Q的最高位开始，将前一位第xBit与后一位第x-lBit对比，如果不相等则即确定前一位开始为有效Bit位并结束比较，同时标记有效Bit位起始位置为X，如果相等则令X = X-1继续比较，直到X = X-1 = s-2时，直接标记为Pos_q = s-2 ； 同步获取I路数据有效Bit起始位和Q路数据有效Bit起始位后，产生一个完成标志Pos_vad，用完成标志Pos_vad产生FIFO的读使能Rden_1、Rden_q ； 从有效Bit获取模块输出Pos_i和Pos_q到量化截取模块，输出Rden_i到I路FIFO，输出Rden_q到Q路FIFO ； 步骤4，根据从有效Bit位获取模块输出的FIFO的读使能Rden_1、Rden_q从相应FIFO读出I路数据Out_i和Q路数据Out_q，I路数据Out_1、Q路数据Out_q和有效Bit获取模块输出的Pos_1、Pos_q同步进入量化截取模块； 步骤5，量化截取模块进行以下处理， 首先进行量化截取， 根据Pos_i对Out_i进行量化截取，包括以Pos_i为起始位向下截取S位Bit做为压缩后的数据Dagc_outi ； 根据Pos_q对Out_q进行量化截取，包括以Pos_q为起始位向下截取S位Bit做为压缩后的数据Dagc_outq ； 然后将Pos_i和Pos_q组合成双DAGC因子Dagc_iq ； 步骤6，CPRI接口发送端把压缩后的数据Dagc_out1、Dagc_outq以及双DAGC因子Dagc_iq插入到基本帧中，组成超帧和无线帧通过光链路发送出去； 步骤7，CPRI接口接收端解析出双DAGC因子Dagc_i q和压缩后的数据Dagc_dat 1、Dagc_datq ； 步骤8，解压缩模块根据双DAGC因子和压缩后的数据Dagc_dat1、Dagc_datq还原得到原始的I路数据和Q路数据。
3.根据权利要求2所述LTE CPRI接口的双DAGC因子压解方法，其特征在于:CPRI接口发送端将双DAGC因子放在每一个基本帧控制字后第一个字节中。
【专利摘要】本发明提供LTE CPRI接口的双DAGC因子压解装置及方法，所述压缩端包括压缩模块和CPRI接口发送端，压缩模块，用于对原始的I路数据和Q路数据进行压缩，并产生双DAGC因子；所述压缩模块包括I路FIFO、Q路FIFO、最大值搜索模块、有效Bit获取模块和量化截取模块；CPRI接口发送端，用于压缩后的I路数据、Q路数据以及双DAGC因子进行编码和组帧处理并通过光链路传输到解压缩端；所述解压缩端包括CPRI接口接收端和解压缩模块；CPRI接口接收端，用于完成解码和解帧处理，解析出压缩后的I路数据、Q路数据以及双DAGC因子；解压缩模块，用于对压缩后的I路数据和Q路数据，根据双DAGC因子还原。
【IPC分类】H04L27-34, H04W52-52
【公开号】CN104811413
【申请号】CN201510236086
【发明人】王艳欢, 黄维, 杨浩, 周世军
【申请人】武汉邮电科学研究院
【公开日】2015年7月29日
【申请日】2015年5月11日...