用于信号并行处理的定时同步方法及装置的制造方法
【技术领域】
[0001]本发明涉及通信信号处理领域，特别涉及用于信号并行处理的定时同步方法及装置。
【背景技术】
[0002]近年来，通信信号处理技术有了长足的进步，其应用范围逐渐扩大，在航空、航天、国防等领域均有广泛应用。随着技术的进步，用户对通信信号处理的实时性和抗干扰性要求越来越高，使得通信信号处理技术难度越来越大。
[0003]通信信号解调过程中，常用的定时同步方法有:早迟门、Gardner、泰勒米勒定时同步算法。以上三种定时同步算法都必须采用复杂的数字锁相环的方式进行闭环跟踪提取同步时钟才能达到较好的性能，在常规的串行处理应用中复杂度已相当高，在并行处理时其复杂度呈指数倍增长。
[0004]高速信号传输是未来通信系统的重要发展趋势之一，当前很多研究单位都力图解决高速信号处理中的一系列难题，因当前数字信号处理器件处理速度的制约，将高速串行信号处理转换为多路低速并行处理是一种有效的解决手段。然而将串行处理转换为多路并行处理不仅算法复杂度呈指数倍提高，而且硬件资源的消耗也呈指数倍增多，系统开发周期也大大延长。
[0005]公开号为104125052A的专利，提出了一种高速并行定时同步方法，此方法理论上能实现对高速信号的并行处理，然而需要对多路并行信号进行匹配滤波，将并行信号和独特字进行滑动相关才能提取定时误差，根据定时误差信息进行采样和插值等处理，需要消耗大量的硬件乘法器资源，而且处理延时较大，复杂度较高。
[0006]公开号为103746790A的专利，提出了一种基于内插的并行定时同步方法，其实现原理与传统的串行闭环跟踪结构的定时同步原理基本相同，通过并行内插滤波器设计实现对接收到的并行信号进行定时同步插值，理论上能实现对高速信号的并行处理，然而并行插值滤波器和并行数控振荡器设计不仅需要消耗大量的硬件乘法器资源和存储器资源，而且闭环跟踪的算法结构非常复杂。
[0007]上述可知，现有技术中，信号同步过程中通常算法非常复杂，需要消耗大量的硬件资源，同步速度慢，信号延时较大，抗干扰性差。
【发明内容】
[0008]为了解决信号同步过程中算法非常复杂，消耗大量的硬件资源，同步速度慢，抗干扰性差，信号延时较大的问题，本发明提出了一种用于信号并行处理的定时同步方法及装置。本发明在码元周期与系统时钟周期存在一定偏差时，可以对信号采样通道进行补偿来定时同步。
[0009]根据本发明的一个方面，提出了一种用于信号并行处理的定时同步方法，该方法包括:
[0010]信号处理系统基于已知的信号带宽、调制方式和系统时钟周期，采用并行处理的方式接收信号；
[0011]在每个码元周期内采集N个采样点，采样点数N根据调制方式和系统时钟周期确定，由采样点N确定采样点分布的通道数M，其中M是N的整数倍；
[0012]将各系统时钟周期内的各相同通道内的采样点的功率值分别累加，将累加的功率最大的通道判决为最佳采样通道；
[0013]将最佳采样通道的位置与中间通道的位置相比较，
[0014]当最佳采样通道的位置与中间通道的位置存在偏离时，
[0015]对于后续采样，向左或向右偏移一个通道来确定最佳采样通道；
[0016]如果向左或向右偏移一个通道确定的最佳采样通道依然与中间通道不一致，则继续对于后续采样向左或向右偏移一个通道确定的最佳采样通道，直到最佳采样通道与中间通道的位置接近；
[0017]输出定时同步的信号。
[0018]由此，本实施方式中，当码元周期与系统时钟周期存在一定偏差时，对信号采样通道进行补偿来定时同步，具体利用接收的信号经过调制后得到的基带信号码元具有升余弦特性，将功率最大的采样通道调整至升余弦波形的波峰所对应的通道附近，使得信号与其波形相匹配的方式来实现定时同步。其中，将各相同通道内的采样信号的功率值分别累加，较大程度消除了噪声和突发干扰的影响，提高了采样信号的准确性。另外，通过合理设计每个码元周期内的采样点数与系统处理通道数满足整数倍关系，既不需要进行内插滤波，又不需要进行码元相关检测和码元之间采样时间差估计，更不需要进行闭环跟踪，本方法仅仅需要比较、选择、累加等简单算法就可以实现，该方法复杂度低、系统处理延时小，同步过程收敛快，性能稳定可靠，效率高，在高速信号并行传输过程中定时同步性高。
[0019]在一些实施方式中，所述当最佳采样通道的位置与中间通道的位置存在偏离时，对于后续采样，向左或向右偏移一个通道来确定最佳采样通道包括:
[0020]最佳采样通道在中间通道的前面时，控制后续输入的采样点整体往通道M偏移一个通道。或者，最佳采样通道在中间通道的后面时，控制后续输入的采样点整体往通道I偏移一个通道。
[0021]在一些实施方式中，多次判断最佳采样通道是否相对于中间通道位置有所偏离并将位置进行调整，当最佳采样通道的位置稳定后才输出并行信号。
[0022]由此，本实施方式多次调整最佳采样通道的位置，使得最佳采样通道的位置偏离趋势越来越小，同步性越来越高。
[0023]在一些实施方式中，当所有的累加的采样点的功率值均大于预先设置值K时，则将所有的累加的采样点的功率值均减去K。
[0024]由此，本实施方式将所有的累加的采样信号的功率值减去K(该值可以根据需要灵活设置)，使得各采样信号的数值变小，各数值之间的差异变大，不仅简便数据运算，节省硬件开销。
[0025]在一些实施方式中，在脉冲突发通信过程中，若每脉冲内有效信号数量较少(例如少于16个)，且前后各脉冲信号互不相关时，则可以对当前脉冲内处理的有效信号按照码元周期进行整数倍复制，并将所复制的信号补充至待处理脉冲信号前。
[0026]由此，本实施方式保证了窄脉冲突发通信时，有足够的数据用于定时同步过程中，进而保证定时同步的正确可靠。
[0027]在一些实施方式中，本方法还包括:
[0028]在脉冲突发通信过程中，若前后各脉冲信号互不相关时，在前一脉冲周期内的信号处理结束后，将所有的累加的采样点的功率值全部清零。
[0029]由此，本实施方式将所有的累加的采样信号的功率值全部清零，可消除前一脉冲内信号定时同步对后一脉冲信号定时同步的影响，使得信号同步性更高。
[0030]根据本发明的另一个方面，提出了一种用于信号并行处理的定时同步装置，该装置包括:
[0031]用于信号处理系统基于已知的信号带宽、调制方式和系统时钟周期，采用并行处理的方式接收信号的接收器；
[0032]用于在每个码元周期内采集N个采样点，采样点数N根据所述调制方式和系统时钟周期确定，由采样点N确定采样点分布的通道数M，其中M是N的整数倍的采集器；
[0033]用于将各系统时钟周期内的各相同通道内的采样点的功率值分别累加的累加器;
[0034]用于将累加的功率最大的通道判决为最佳采样通道的选择器；
[0035]用于将所述最佳采样通道的位置与中间通道的位置相比较的比较器；
[0036]用于当所述最佳采样通道的位置与中间通道的位置存在偏离时，对于后续采样，向左或向右偏移一个通道来确定最佳采样通道；如果向左或向右偏移一个通道确定的最佳采样通道依然与中间通道不一致，则继续对于后续采样向左或向右偏移一个通道确定的最佳采样通道，直到最佳采样通道与中间通道的位置接近的寄存器；
[0037]用于输出定时同步的信号的输出器。
[0038]由此，本实施方式实现过程中通过合理设计每个码元周期内的采样点数与系统处理通道数满足整数倍关系，既不需要进行内插滤波，又不需要进行码元相关检测和码元之间采样时间差估计，更不需要进行闭环跟踪，算法上采用基本的逻辑器件如寄存器、比较器、多路选择器、累加器等就能实现。在本实施方式中，最佳采样通道的位置与中间通道的位置偏离较大时，定时同步的效果尤其明显。
[0039]上述可知，本实施方式中，当码元周期与系统时钟周期存在一定偏差时，对信号采样通道进行补偿来定时同步，具体利用接收的信号经过调制后得到的基带信号码元具有升余弦特性，将功率最大的采样通道调整至升余弦波形的波峰所对应的通道附近，使得信号与其波形相匹配的方式来实现。其中，将各相同通道内的采样信号的功率值分别累加，较大程度消除了噪声和突发干扰的影响，提高了采样信号的准确性。另外，通过合理设计每个码元周期内的采样点数与系统处理通道数满足整数倍关系，既不需要进行内插滤波，又不需要进行码元相关检测和码元之间采样时间差估计，更不需要进行闭环跟踪，本方法仅仅需要比较、选择、累加等简单算法就可以实现