以及第二时钟输出，具有相对于第一相位延迟一个单位间隔的第二相位；第三时 钟输出，具有相对于第二相位延迟一个单位间隔的第三相位；第四时钟输出，具有相对于第 三相位延迟一个单位间隔的第四相位，其中：第一相位相对于第四相位延迟一个单位间隔， 时钟发生器的第一时钟输出连接至（例如，直接连接至）第四采样器-复接器块中的复接 器-锁存器的时钟输入以及第一采样器-复接器块中的第一采样器和第二采样器的公共时 钟输入，时钟发生器的第二时钟输出连接至（例如，直接连接至）第一采样器-复接器块中 的复接器-锁存器的时钟输入以及第二采样器-复接器块中的第一采样器和第二采样器的 公共时钟输入，时钟发生器的第三时钟输出连接至（例如，直接连接至）第二采样器-复接 器块中的复接器-锁存器的时钟输入以及第三采样器-复接器块中的第一采样器和第二 采样器的公共时钟输入，时钟发生器的第四时钟输出连接至（例如，直接连接至）第三采样 器-复接器块中的复接器-锁存器的时钟输入以及第四采样器-复接器块中的第一采样器 和第二采样器的公共时钟输入。
[0021] 在一个实施例中，第一时钟输出具有大致等于50%的占空比，第二时钟输出具有 大致等于50%的占空比，第三时钟输出具有大致等于50%的占空比，并且第四时钟输出具 有大致等于50 %的占空比。
[0022] 在一个实施例中，第一逻辑电平是与第二逻辑电平相同的逻辑电平。
[0023] 在一个实施例中，第一逻辑电平是逻辑'低'，第二逻辑电平是逻辑'低'。
[0024] 在一个实施例中，第一采样器-复接器块中的复接器-锁存器包括第一差分对和 第二差分对，第一差分对具有差分输出并且包括第一晶体管和第二晶体管，第二差分对具 有差分输出并且包括第三晶体管和第四晶体管，第一差分对的差分输出连接至（例如，直 接连接至）第二差分对的差分输出。
[0025] 在一个实施例中，系统包括与第一采样器-复接器块连接（例如，直接连接）的加 法器。
[0026] 在一个实施例中，系统包括：时序控制器，包括数字输出；以及，驱动器集成电路 (1C)，包括：1C输入；以及根据权利要求7的系统的输入，连接至（例如，直接连接至）1C输 入，时序控制器的数字输出连接至（例如，直接连接至）驱动器1C的1C输入。
[0027] 根据本发明的实施例，提供一种用于预测判决反馈均衡的系统，系统包括：第一采 样器-复接器块，包括：第一采样器和第二采样器，第一采样器和第二采样器具有公共模拟 输入和公共时钟输入，第一采样器和第二采样器中的每一个采样器在其时钟输入处的第一 时钟信号是第一逻辑电平时维持其输出状态；以及复接器-锁存器，连接至（例如，直接连 接至）第一采样器的输出和第二采样器的输出，复接器-锁存器具有时钟输入、选择输入 和输出，复接器-锁存器在其时钟输入处的第二时钟信号是第二逻辑电平时维持其输出状 态，第二采样器-复接器块，包括：第三采样器和第四采样器，第三采样器和第四采样器具 有公共模拟输入和公共时钟输入，第三采样器和第四采样器中的每一个采样器在其时钟输 入处的第三时钟信号是第一逻辑电平时维持其输出状态；以及复接器-锁存器，连接至（例 如，直接连接至）第三采样器的输出和第四采样器的输出，复接器-锁存器具有时钟输入、 选择输入和输出，复接器-锁存器在其时钟输入处的第四时钟信号是第二逻辑电平时维持 其输出状态，第一采样器-复接器块中的复接器-锁存器的输出连接至（例如，直接连接 至）第二采样器-复接器块中的复接器-锁存器的选择输入；以及时钟发生器，具有：第一 时钟输出，具有第一相位和大致等于50%的占空比；以及第二时钟输出，具有相对于第一 相位延迟一个单位间隔的第二相位和大致等于50%的占空比，时钟发生器的第一时钟输出 连接至（例如，直接连接至）第一采样器-复接器块中的第一采样器和第二采样器的公共 时钟输入，并且时钟发生器的第二时钟输出连接至（例如，直接连接至）第一采样器-复接 器块中的复接器-锁存器的时钟输入以及第二采样器-复接器块中的第三采样器和第四采 样器的公共时钟输入。
【附图说明】
[0028] 本发明的这些及其它特征和优势将参考说明书、权利要求书以及附图得到理解和 领会，其中：
[0029] 图1A是非理想（例如，有损）信道的输入信号和该非理想信道的输出信号的示 图，该图表现出码间干扰的影响；
[0030] 图1B是示出表现出码间干扰的影响的信号以及码间干扰的影响已经通过根据本 发明实施例的反馈均衡被减轻的信号的曲线图；
[0031] 图2是用于直接判决反馈均衡的系统的示意图；
[0032] 图3是用于预测判决反馈均衡的系统的示意图；
[0033] 图4是用于预测判决反馈均衡的半速率系统的示意图；
[0034] 图5A是为了对比而示出的用于预测判决反馈均衡的系统的示意图；
[0035] 图5B是图不图5A的电路彳丁为的时序图；
[0036]图6A是根据本发明实施例的用于预测判决反馈均衡的系统的示意图；
[0037] 图6B是图示图6A的电路行为的时序图；
[0038] 图7是根据本发明实施例的复接器-锁存器的示意图；
[0039] 图8是根据本发明实施例的采样器的示意图；以及
[0040] 图9是根据本发明实施例的显示器的框图。
【具体实施方式】
[0041] 下面结合附图阐述的【具体实施方式】旨在对根据本发明提供的电流模式逻辑（CML) 四分之一速率预测反馈均衡器体系结构的示例性实施例进行描述，而不旨在表示可以构造 或利用本发明的唯一形式。该【具体实施方式】结合所图示的实施例阐述本发明的特征。然而， 应当理解，相同的或等价的功能和结构可以通过也旨在包含于本发明的精神和范围内的不 同实施例来实现。本说明书其它地方表示的相同的附图标记旨在表示相同的要素或特征。
[0042] 参考图1A，在一个实施例中，由发射器发射的信号是单个方形脉冲110,该单个方 形脉冲110在通过非理想（例如，有损）信道115被传输之后变成接收的模拟信号120,该 接收的模拟信号120具有与所发射的信号不同的形状。当在接收器中对该模拟信号进行 采样时，该接收的信号120具有值C。，并且由于该非理想信道的不完美特性，所发射的脉冲 110的影响持续数个单位间隔，从而取被称为残值Q、（：2等的残留信号值。在高速串行链 路中，可以以被称为聚合数据速率的速率传输一系列脉冲，每个脉冲表示逻辑'高'或逻辑 '低'（即二进制1或二进制0)。早前接收的脉冲的残留信号可能在当前脉冲被接收时造成 码间干扰，这是因为该残留信号与当前脉冲同时被接收并且叠加在当前脉冲上。
[0043] 参考图1B，可以在接收器中对所发射的脉冲是'0'还是'1'进行判决之后，使用 判决反馈均衡。一旦进行该判决，就推出所接收的与所发射的脉冲相对应的模拟信号的形 状，计算各个采样时间延迟处的残值，并且从随后接收的信号120中减去所计算的残值，以 减少被校正信号125中的码间干扰的影响。
[0044] 参考图2,在相关技术的实施例中，通过利用钟控比较器或"采样器"210以及之后 的移位寄存器220处理所接收的信号，实现直接DFE。采样器具有模拟输入，并且在上升时 钟沿或下降时钟沿处，根据该模拟信号在时钟沿的时间处是高于阈值还是低于阈值，将采 样器的输出设置为逻辑高或逻辑低。
[0045] 每个连续的前一比特输出230(包括采样器的输出和移位寄存器的前一比特输 出）包含在前一采样时间处接收到的比特。每个前一比特输出230乘以与残值相对应的恒 定值（形成被称为"抽头"的积），并且被反馈以及被添加至所接收的信号，以消除早前接收 的比特中的残值。来自第一个前一比特输出（即，来自采样器的输出）的路径被称为关键 路径，这是因为沿此路径的时序对直接DFE电路的操作带来最大挑战：在此路径中，前一比 特被解析并且乘以对应的恒定值（Q)，并且在一个单位间隔（UI)内从当前输入中减去该前 一比特。如本文中使用的，单位间隔是与1除以聚合数据速率相等的时间间隔。例如，对于 6Gbps的聚合数据速率，单位间隔是V(6e9)秒。
[0046] 参照图3,在根据用于对直接DFE获得速度改进的一个相关技术实施例的预测DFE 中，通过向电路的两个不同分支中的输入信号添加偏置Q或者从电路的两个不同分支的输 入信号中减去偏置Q，并且将每个结果转换成两个采样器305、310中的每个采样器中的数 字值，来预计算分别与已接收到的〇或1对应的两个可能结果。等价地，可以将这两个分支 中采样器的阈值分别向上或向下调整偏置Q。当在接收器中对最近接收的比特（其可以被 简称为"最后接收的比特"）是〇还是1进行判决时，在复接器315中选择正确的结果。预 测DFE可以具有一个或多个预测抽头。
[0047] 参考图4,在一个实施例中，可以采用两个并行路径，每个路径以输入数据速率的 一半运行并且每个执行预测DFE。半速率操作可以使更高的输入数据速率成为可能，或者可 以能够放宽对这两个并行路径中要素的时序要求。在图4的实施例中，触发采样器410中 的每一个的输出仅在时钟沿处改变。在其它实施例中，可以使用以较低数据速率操作（例 如，以输入数据速率的四分之一或八分之一操作）的两个以上并行数据路径，例如，四个或 八个并行数据路径。
[0048] 不属于触发采样器的采样器（例如，基于电流模式（CML)锁存器的采样器）可以 具有比触发采样器低的传播延迟。基于CML锁存器的采样器可以具有数据输入以及时钟输 入和输出，该输出在时钟输入处的信号具有第一逻辑电平（例如，逻辑高或逻辑低）时跟 踪数据输入，并且在时钟输入具有第二逻辑电平（即，另一逻辑电平；例如当第一逻辑电平 是逻辑高时为逻辑低，或者当第一逻辑电平是逻辑低时为逻辑高）时保持输出值或输出状 态。然而，如果使用基于锁存器的采样器代替触发