基于fpga芯片的突发模式宽带数据处理装置及方法
【技术领域】
[0001]本发明涉及突发模式无线传输应用领域，具体为一种基于FPGA芯片的突发模式宽带数据处理装置及方法，特别适用于高速、高容量的无线通信0FDM系统。
【背景技术】
[0002]人们对通信的要求随着通信技术的成熟与发展而不断增长，大容量、高速率的宽带无线通信技术成为通信系统发展的必然，OFDM (Orthogonal Frequency Divis1nMultiplexing，正交频分复用)技术的应用让高速、大容量的通信变成现实。
[0003]现代无线通信系统的工作模式分为连续广播模式和突发模式，连续广播模式系统传输的是连续的数据，最初需要经过较长的一段时间获得信号，之后转换成跟踪模式(刘晓娟，李署坚.DVB-S突发通信快速定时同步的FPGA实现[J].遥测遥控，2007(6):59-63.);突发模式采用分组的模式，需要在分组开始发送之后的很短时间内获得同步(张学臣，谢显中.0FDM同步技术研究[J].通信技术，2007 (8:14-16.)。同时，突发模式的无线传输也在通信系统中应用越来越广泛，如卫星通信、地面蜂窝通信、军用无线通信等。突发模式与0FDM技术的融合具有重要意义。
[0004]连续广播模式处理速度慢，处理时间过长，不能满足人们对通信大容量、高速率的要求；突发模式通信在高速、高容量的通信系统中应用广泛，但对频偏和同步精度提出了苛刻的要求，因此需要根据实际情况进行运用。
【发明内容】
[0005]针对上述缺点，本发明的实施例提供一种基于FPGA芯片的突发模式宽带数据处理装置及方法，实现突发模式和0FDM技术的融合，提高高速无线通信系统的突发性处理能力，芯片化处理能够降低硬件实现的复杂度，增强高速无线通信系统的稳定性。
[0006]为此，本发明的技术方案包括:以FPGA为基础，设计系统模块(包括发送端和接收端)，实现突发模式下0FDM数据的收发。其中，发送端包括数据加扰、卷积编码、基带映射、IFFT变换、峰均比抑制、插值和数字上变频；接收端包括数字下变频和抽取、帧头检测和定时同步、小数倍频偏估计、整数倍频偏估计、信道估计与均衡、译码。
[0007]为达到上述目的，本发明的实施例采用如下技术方案予以实现。
[0008]技术方案一:
[0009]—种基于FPGA芯片的突发模式宽带数据处理装置，用于实现突发模式下的数据发送和接收，
[0010]所述装置包括发送端数据处理模块和接收端数据处理模块；
[0011]其中，所述发送端数据处理模块至少包括数据加扰单元，与所述数据加扰单元连接的卷积编码单元，与所述卷积编码单元连接的基带映射单元，与所述基带映射单元连接的逆傅里叶变换单元，与所述逆傅里叶变换单元连接的峰均比抑制单元，与所述峰均比抑制单元连接的插值单元，以及与所述插值单元连接的数字上变频单元；
[0012]所述接收端数据处理模块至少包括数字下变频单元，与所述数字下变频单元连接的抽取单元，与所述抽取单元连接的帧头检测单元，与所述帧头检测单元连接的定时同步单元，与所述定时同步单元连接的小数倍频偏估计和补偿单元，与所述小数倍频偏估计和补偿单元连接的傅里叶变换单元，与所述傅里叶变换单元连接的整数倍频偏估计和补偿单元，与所述整数倍频偏估计和补偿单元连接的信道估计与均衡单元，与所述信道估计与均衡单元连接的解映射单元，以及与所述解映射单元连接的信道解码与解扰单元。
[0013]技术方案一的特点和进一步的改进为:
[0014](1)所述数据加扰单元，采用伪随机码对发送数据进行加扰。
[0015](2)所述基带映射单元，用于在发送的每帧数据的固定位置插入训练序列。
[0016](3)所述峰均比抑制单元，用于采用限幅法抑制峰均比并设定有削峰门限。
[0017](4)所述帧头检测单元，用于采用坐标旋转数字计算的方法，实现直角坐标和极坐标之间的转换、解三角方程、解双曲线方程和求平方根。
[0018](5)所述定时同步单元，用于通过共轭相乘，求复数幅度和峰值搜索实现。
[0019](6)所述信道估计与均衡单元，用于采用两个ROM分别存储本地训练序列的实部和虚部，第一个复数乘法器用于将本地训练序列与接收的训练序列复数相乘，从而得到信道响应估计值，RAM用于存储估计出的信道响应估计值的实部和虚部，第二个复数乘法器用于将RAM中存储的数据与信道估计前的数据符号相乘，完成信道均衡的操作。
[0020]技术方案二:
[0021]—种基于FPGA芯片的突发模式宽带数据处理方法，用于实现突发模式下的数据发送和接收，所述方法包括:
[0022]在发送端，对原始数据依次进行数据加扰、卷积编码、基带映射、逆傅里叶变换、峰均比抑制、插值以及数字上变频操作，并将经过数字上变频之后的变换数据发送至接收端;
[0023]在接收端，对经过数字上变频之后的变换数据依此进行数字下变频、抽取、帧头检测、定时同步、小数倍频偏估计和补偿、傅里叶变换、整数倍频偏估计和补偿、信道估计与均衡、解映射以及信道解码与解扰。
[0024]技术方案二的特点和进一步的改进为:
[0025]在发送端的基带映射是通过在每帧数据的固定位置插入训练序列，并通过控制FPGA芯片中ROM的读地址来控制训练序列的插入。
[0026]本发明公开了基于FPGA芯片的突发模式宽带数据处理装置。该装置基于FPGA芯片设计，能够满足突发通信的特点:满足不同载体之间通信之间的不连续性，每次发送或接收信号随机且不定时，同时又相互独立。由于每组数据产生的时间相互独立，所以对于每次接收的数据都要重新估计相关参数(小数倍频偏估计和补偿和整数倍频偏估计和补偿估计)；在通信建立的过程中，为了提升效率，每组数据通常使用训练序列来加速信号参数的获取；同时，由于0FDM技术本身对同步较为敏感，所以该系统的帧格式设计更为苛刻。
[0027]该装置的总体分为发送端和接收端。发送端实现数据随机化(加扰)、信道编码(卷积编码)、基带映射、IFFT变换、峰均比抑制、插值和数字上变频；接收端实现数字下变频和抽取、帧头检测和定时同步、小数倍频偏估计和补偿、FFT变换、整数倍频偏估计和补偿估计、信道估计、解映射、信道解码与解扰；完成上述操作，进行芯片封装。采用了本发明所公开的技术方案后，提高了高速无线通信系统的突发性处理，并降低硬件实现的复杂度。
【附图说明】
[0028]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0029]下结合附图与【具体实施方式】对本发明作详细说明。
[0030]图1为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的结构不意图图；
[0031]图2为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的硬件实现框图；
[0032]图3为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置中0FDM数据的符号结构示意图；
[0033]图4为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置中的帧结构框图；
[0034]图5为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的数据加扰单元的工作原理框图；
[0035]图6为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的卷积编码单元的框图；
[0036]图7为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的2/3码率的删余和解删余操作的结构框图；
[0037]图8为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的峰均比抑制框图；
[0038]图9为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的数字上变频框图；
[0039]图10为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的数字下变频框图；