[0040]图11为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的帧检测和定时同步框图；
[0041]图12为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的小数倍频偏估计与补偿原理框图；
[0042]图13为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的整数倍频偏估计框图；
[0043]图14为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的信道估计与均衡原理框图；
[0044]图15为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的Viterbi译码控制框图。
【具体实施方式】
[0045]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0046]本发明实施例提供一种基于FPGA芯片的突发模式宽带数据处理装置，用于在突发模式下实现0FDM系统的数据发送和接收，如图1所示，所述芯片包括发送端数据处理模块1和接收端数据处理模块2。
[0047]其中，所述发送端数据处理模块1至少包括数据加扰单元100，与所述数据加扰单元连接100的卷积编码单元101，与所述卷积编码单元101连接的基带映射单元102，与所述基带映射单元102连接的逆傅里叶变换单元103，与所述逆傅里叶变换单元103连接的峰均比抑制单元104，与所述峰均比抑制单元104连接的插值单元105，以及与所述插值单元105连接的数字上变频单元106。
[0048]所述接收端数据处理模块2至少包括数字下变频单元200，与所述数字下变频单元200连接的抽取单元201，与所述抽取单元201连接的帧头检测单元202，与所述帧头检测单元202连接的定时同步单元203，与所述定时同步单元203连接的小数倍频偏估计和补偿单元204，与所述小数倍频偏估计和补偿单元204连接的傅里叶变换单元205，与所述傅里叶变换单元205连接的整数倍频偏估计和补偿单元206，与所述整数倍频偏估计和补偿单元206连接的信道估计与均衡单元207，与所述信道估计与均衡单元207连接的解映射单元208，以及与所述解映射单元208连接的信道解码与解扰单元209。
[0049]为满足突发模式下通信的要求，在发送端数据处理模块和接收端数据处理模块的设计中，本发明着重0FDM信号设计、突发纠错、插入循环序列、帧同步定时和均衡的操作处理。
[0050]在突发模式下采用0FDM技术需要在复杂多径信道下也可以实现可靠、高速的数字通信，因此需要对0FDM信号的循环前缀长度、子载波个数、空载波数目、帧结构进行设
i+o
[0051]OFDM系统基本参数包括循环前缀长度、子载波个数、空载波的数目和帧结构的设定。
[0052]OFDM系统基本参数的设计:循环前缀长度确定保护间隔的长度；子载波个数由0FDM系统宽带与子载波频率间隔确定，同时要克服多普勒频移及考虑IFFT/FFT调制解调的影响；空载波是为了对抗直流偏置以及之后的邻信道干扰，在低频和高频位置空出一些子载波作为空载波，空载波的数目由系统带宽和IFFT/FFT模块工作时钟确定。
[0053]如图2所示，为本发明实施例提供的一种基于FPGA芯片的突发模式宽带数据处理装置的硬件实现框图。
[0054]示例性的，如图3所示，为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置中0FDM数据的符号结构示意图。具体的，子载波的数目为2048，其中1536个子载波用作数据传输，512个子载波作为空载波。
[0055]示例性的，如图4所示，为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置中的帧结构框图，每个帧传输5个0FDM信号，训练序列用来实现快速同步，作为一个同步符号。
[0056]如图5所示为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的数据加扰单元的工作原理框图，采用伪随机码序列对数据进行加扰，使数据序列随机化。同时也降低了系统的峰均比，改善系统后端处理的复杂度。
[0057]如图6所示为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的卷积编码单元的框图，采用卷积编码器IP核，实现1/2码率、约束长度为9的卷积编码。
[0058]图7所示为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的2/3码率的删余和解删余操作的结构框图，即经过编码器编码后的数据在固定位置删除1比特，删除后剩余3比特数据是编码后的有效数据，实现2/3码率。
[0059]发送端的数据在送入信道传输之前需要对发送数据进行卷积编码，从而提高信号的抗干扰能力，增加系统的可靠性，且对发送数据进行卷积编码可以纠正独立错误，恢复删除错误和纠正关发错误。
[0060]进一步的，发送端的基带映射通过在每帧数据的固定位置插入训练序列，并通过控制ROM的读地址来控制训练序列的插入。将QPSK映射后的数据存入FIFO中，控制FIFO的读使能，即可插入空载波。
[0061]发送端的IFFT变换在输入端插入循环前缀，采用流水线处理模式，处理当前一帧数据变换的同时加载下一帧数据输入，并输出前一帧的变换结果，保证数据的实时处理与系统的稳定。
[0062]如图8所示为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的峰均比抑制框图，采用峰值脉冲抵消(PC-CFR)即限幅的方法抑制峰均比。设定好消峰门限，将超过给定门限值的信号峰值减去谱状脉冲，从而降低峰均比。
[0063]如图9所示为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的数字上变频框图，I路和Q路进过插值滤波实现2倍插值，以提高数据速率；在将两路基带信号与DDS输出两路相互正交的本地载波相乘，得到数字中频信号，DDS采用FPGA提供的IP核，经过带通滤波，滤除带外杂散。插值滤波和带通滤波FPGA提供的FIR编译器IP核。
[0064]数字上变频后，经过D/A转换完成发送端数据处理模块的构建。
[0065]在接收端数据处理模块中，要完成A/D转换和数字下变频处理，接着进行帧头检测和定时同步。
[0066]如图10所示为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的数字下变频框图，从中频信号中解调出基带信号。数字中频信号和DDS产生的两路正交信号相乘得到1、Q两路数字基带信号，经过低通滤波，滤除2倍频分量，经过抽取滤波，降低数据速率，抽取滤波采用FPGA内部的FIR滤波器IP核。
[0067]进一步的，接收端的帧头检测使用坐标旋转数字计算的方法，实现直角坐标和极坐标之间的转换、解三角方程、解双曲线方程和求平方根；定时同步通过共轭相乘、求复数幅度和峰值搜索实现。
[0068]如图11所示为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的帧检测和定时同步框图，帧头检测使用FPGA的C0RDICIP核通过坐标旋转数字计算实现；定时同步通过共轭相乘、求复数幅度和峰值搜索实现。
[0069]具体的，共轭相乘的过程通过设定一个相关窗，抽取后的数据在此相关窗内进行移位滑动，实现数据和相关窗内本地训练序列的共轭相乘；共轭相乘的复数数据输入CORDIC核进行累加，进行求模，计算复数幅度；设定门限，进行峰值搜索。
[0070]然后进行小数倍频偏估计与补偿，如图12所示，分为三步:共轭相乘、求复数幅角和频偏补偿。信号分为两路，一路延迟2048个时钟周期，该路的Q路取反与未延迟的信号进行相乘即实现共轭相乘，同时还要进行截位操作，减少乘法器的负担；将延时输出后得到的乘法器结果送入CORDIC模块，求其相位角；C0RDIC输出的相位角即小数倍频偏的频偏值，输入到DDS，进行纠正补偿，并存入到FIFO中，去除循环前缀，以方便处理。
[0071]如图13所示为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的整数倍频偏估计框图，分为共轭相关、求复数幅角和频偏补偿。小数倍频偏估计后，信号馈入整数倍频偏估计，小数倍频