47]整秒脉冲:该信号为整秒时间指示脉冲信号，有效宽度为一个时钟宽度。
[0048]整秒时间:整秒脉冲信号对应的时间信息，为并行数据，该时间信息采用格林威治时间计时。
[0049]1PPS:符合中国移动TD T0D协议规范的秒脉冲。
[0050]T0D:符合中国移动TD T0D协议规范的日时间，即1PPS上升沿对应的秒时间。
[0051 ]输出时钟:T0D工作时钟分频输出的时钟，该输出时钟的频率可调。
[0052]延时补偿:根据实际测试得到的从下行数据帧头抵达0NU到时间同步处理完毕的延时，该延时由CPU配置到寄存器中。
[0053]本发明XG-P0N1系统0NU端时间同步系统的工作原理如下:
[0054]下行数据帧解析电路10对接收到的Ρ0Ν口下行数据进行解析，判断0NU下行是否同步，并给时钟选择电路60下行同步指示信号，当信号为低时，说明0UN端失步，时钟选择电路60选择锁定本地晶振时钟进行整秒计数，当到达整秒计数时生成整秒脉冲信号，同时整秒时间加1;将得到的整秒脉冲信号与对应的整秒时间输入到T0D串行化电路40，T0D串行化电路40将此整秒脉冲信号和整秒时间转换为符合中国移动TD T0D协议规范的1PPS信号和T0D信号的输出，同时对T0D工作时钟进行分频，输出频率可调的输出时钟，供后续电路使用。
[0055]当信号为高时，说明0UN下行同步，此时时钟选择电路60选择锁定线路恢复时钟，同时下行数据帧解析电路10提取TOD 0MCI帧送往CHJ处理电路20，CHJ处理电路20从T0D0MCI帧提取SFC值和该帧对应的时间信息，并将该信息与延时补偿值(下行数据帧头从0LT端抵达0NU端再经时间同步处理完毕所得到的延时)配置到时间同步处理电路30的寄存器中，CPU寄存器中的SFC值与提取的下行数据帧的SFC值进行比较，若相等，则将延时补偿后的帧头对应的时间信息输入至T0D串行化电路40，由于帧头指示的时间不是整秒时间，时间同步处理电路30将帧头指示信号和帧头指示的时间转换为整秒脉冲信号和整秒时间，T0D串行化电路4 0再将此整秒脉冲信号和整秒时间转换为符合中国移动T D T 0 D协议规范的1PPS信号和T0D信号的输出，同时对T0D工作时钟进行分频，输出频率可调的输出时钟，供后续电路使用。
[0056]若不相等，则时钟选择电路60将选择线路恢复时钟进行整秒计数，当到达整秒计数时生成整秒脉冲信号，同时整秒时间加1，再如上述所述的传输给T0D串行化电路40处理得到相应的有效信息。
[0057]上述判断时间同步后的时钟选择采用时钟锁相环(PLL)来实现，可提高T0D处理电路所用时钟质量。
[0058]本发明还提供了一种XG-P0N1系统的0NU端时间同步方法，如图2所示，为本发明的工作流程图，包括以下步骤:
[0059]S1、0NU上电初始化，给出一个整秒脉冲信号和整秒脉冲信号对应的整秒时间信息的初始值；
[0060]S2、判断ONU下行是否处于同步状态，若是，则转S3，否则转S8;
[0061 ] S3、从下行数据帧中提取出包含T0D信息的0MCI帧并解析获得所述0MCI帧的SFC值，将所述0MCI帧的SFC值与下行数据帧的复帧计数值SFC进行比对，若二者相等，则转S4，否则转S6;
[0062]S4、根据CPU处理电路提取的时间信息加上延时补偿时间得到数据帧帧头对应的时间信息；
[0063]S5、将帧头指示信号和帧头指示信号对应的时间信息转换为整秒脉冲信号和整秒脉冲信号对应的整秒时间信息后，转S10;
[0064]S6、利用线路恢复时钟进行整秒计时；
[0065]S7、到达整秒计数时，生成整秒脉冲信号，同时将对应的整秒时间值加1;并转S10;
[0066]S8、利用本地晶振时钟进行整秒计时；
[0067]S9、到达整秒计数时，生成整秒脉冲信号，同时将对应的整秒时间值加1 ；
[0068]S10、将整秒脉冲信号和整秒时间信息送往T0D串行化电路后有效信号，转到S1。
[0069]本发明的流程图的工作原理如下:
[0070]ONU上电初始化，即给出一个整秒脉冲信号和整秒脉冲信号对应的整秒时间信息的初始值，然后判断0NU下行是否处于同步状态。
[0071]当0NU处于失步状态时，进行时间保持处理，利用本地晶振时钟进行整秒计时，到达整秒计数时，生成整秒脉冲信号，同时将对应的整秒时间值加1，将整秒脉冲信号和整秒时间信息送往T0D串行化电路40，将其转换为符合中国移动TD T0D协议规范的1PPS信号和T0D信号的输出，同时对T0D工作时钟进行分频，输出频率可调的输出时钟，供后续电路使用；同时处理流程重新回到0NU下行同步的判断状态，并将整秒脉冲信号和整秒时间值更新为最新状态。
[0072 ]当0NU处于同步状态时，判断下行数据帧的SFC值与CPU从包含T0D信息的0MCI帧提取出的SFC值是否相等，如果相等，那么下行数据帧帧头对应的时间信息就可得到，该时间信息为从0MCI帧提取的时间信息加上CPU处理电路20的延时补偿时间，进一步将帧头指示信号和帧头指示信号对应的时间信息转换为整秒脉冲信号和整秒脉冲信号对应的整秒时间信息，将整秒脉冲信号和整秒时间信息送往T0D串行化电路40进行处理输出，同时处理流程重新回到0NU下行同步的判断状态，并将整秒脉冲信号和整秒时间更新为最新状态；
[0073]如果不相等，利用线路恢复时钟进行整秒计时，到达整秒计数时，生成整秒脉冲信号，同时将对应的整秒时间值加1，将整秒脉冲信号和整秒时间信息送往T0D串行化电路40进行处理输出，同时处理流程重新回到0NU下行同步的判断状态，并将整秒脉冲信号和整秒时间更新为最新状态。
[0074]本发明不局限于上述最佳实施方式，任何人应该得知在本发明的启示下作出的结构变化，凡是与本发明具有相同或相近的技术方案，均落入本发明的保护范围之内。
【主权项】
1.一种XG-P0N1系统的0NU端时间同步方法，其特征在于，包括以下步骤: A1、判断0NU收到的下行数据帧是否同步，若是，则转A2，否则转A5; A2、从所述下行数据帧中提取出包含T0D信息的0MCI帧并解析获得所述0MCI帧的SFC值，将所述0MCI帧的SFC值与下行数据帧的复帧计数值SFC进行比对，若二者相等，则转A3，否则转A4 ； A3、经过延时补偿后得到下行数据帧的帧头对应的时间信息，利用帧头指示信号和对应的时间信息得到整秒脉冲信号和对应的整秒时间信息，转A6; A4、利用线路恢复时钟基于现有时间信息获得整秒脉冲信号和对应的整秒时间信息，转A6; A5、利用本地晶振时钟基于现有时间信息获得整秒脉冲信号和对应的整秒时间信息； A6、将所述整秒脉冲信号和整秒时间信息送往T0D串行化电路后输出有效信号，转到Alo2.如权利要求1所述的方法，其特征在于，在判断0NU收到的所述下行数据帧是否同步的过程中，从所述下行数据帧中识别出属于该0NU的所述0MCI帧，然后对所述0MCI帧进行MIC校验，如MIC校验正确，则转步骤A2，否则丢弃所述下行数据帧。3.如权利要求1所述的方法，其特征在于，在判断0NU收到的所述下行数据帧是否同步的过程中，给出下行同步指示信号。4.如权利要求1所述的方法，其特征在于，当0NU收到的所述下行数据帧同步时，从所述下行数据帧中提取出帧头信号和所述下行数据帧的复帧计数值SFC。5.如权利要求1所述的方法，其特征在于，所述延时补偿为下行数据帧头从0LT端抵达0NU端再经时间同步处理完毕所得到的延时。6.如权利要求1所述的方法，其特征在于，所述线路恢复时钟由P0N口的下行数据恢复得到，与0LT的P0N口的发送时钟同源，仅存在相位差。7.如权利要求1所述的方法，其特征在于，所述本地晶振时钟由本地晶振生成，与所述线路恢复时钟的频率相等，但存在频差和相差。8.如权利要求1所述的方法，其特征在于，所述线路恢复时钟与所述本地晶振时钟通过整秒计时方式生成整秒脉冲信号，并将对应的整秒时间值加1，得到所述整秒脉冲信号对应的整秒时间信息。9.一种XG-P0N1系统的0NU端时间同步装置，其特征在于，包括: 线路恢复时钟，利用P0N□的下行数据恢复得到，与0LT的P0N□的发送时钟同源，仅存在相位差； 本地晶振时钟，由本地晶振生成，与所述线路恢复时钟的频率相等，但存在频差和相差; 下行数据帧解析电路，完成下行数据帧的同步判断功能，并在下行数据帧同步时，提取出帧头信号和下行数据帧的复帧计数值SFC以及包含T0D信息的0MCI帧； CRJ处理电路，从0MCI帧中提取SFC值和时间信息； 时间同步处理电路，将所述0MCI帧中提取的SFC值与所述下行数据帧的复帧计数值SFC进行比较； 时钟选择电路，根据下行数据帧的同步判断结果选择相应的时钟，如果0NU收到的所述下行数据帧不同步，利用本地晶振时钟获得整秒脉冲信号和对应的整秒时间信息；否则，判断所述TOD信息的OMCI帧的SFC值与所述下行数据帧的复帧计数值SFC是否相等，若二者相等，则经过延时补偿后得到下行数据帧的帧头对应的时间信息，利用帧头指示信号和对应的时间信息得到整秒脉冲信号和对应的整秒时间信息，若二者不相等，利用所述线路恢复时钟获得整秒脉冲信号和对应的整秒时间信息； TOD串行化电路，将所述时间同步处理电路送入的整秒脉冲指示信号转换为符合协议规范要求的1PPS信号与T0D信息。
【专利摘要】本发明公开了一种XG-PON1系统的ONU端时间同步方法与装置，该方法包括以下步骤：判断ONU收到的下行数据帧是否同步，若不同步，则通过本地晶振时钟输出相应的1PPS与TOD信号；同步时，从下行数据帧中提取出包含TOD信息的OMCI帧并解析获得所述OMCI帧的SFC值，将此SFC值与下行数据帧的复帧计数值SFC进行比对，如果相等，则经延时补偿后，利用帧头指示信号和对应的时间信息输出相应的1PPS与TOD信号；如果SFC值不相等，则通过线路恢复时钟输出相应的1PPS与TOD信号。本发明，不论ONU端时钟同步或失步时，ONU端都能准确地输出精确的1PPS和TOD信号，系统不会因没有信号输出而无法正常工作。
【IPC分类】H04J3/06
【公开号】CN105450324
【申请号】CN201610007738
【发明人】刘登强
【申请人】烽火通信科技股份有限公司
【公开日】2016年3月30日
【申请日】2016年1月7日