图像传感器像素以及成像系统的制作方法
【专利摘要】本实用新型图像传感器像素和成像系统。本实用新型的目的之一在于提供改进的图像传感器。根据本实用新型的一个方面，提供一种图像传感器像素，所述图像传感器像素包含：P型层；N型层，所述N型层在所述P型层下方形成；第一N型区和第二N型区，所述第一N型区和所述第二N型区在所述N型层下方形成；和P型区，所述P型区间插在所述第一N型区和所述第二N型区之间。通过本实用新型，能够提供改进的图像传感器。
【专利说明】
图像传感器像素以及成像系统
技术领域
[0001]本实用新型整体涉及图像传感器，更具体地讲，涉及图像传感器内光电二极管的存储电容。
【背景技术】
[0002]电子设备(例如移动电话、相机和计算机)通常使用图像传感器来捕捉图像。本领域采用互补金属氧化物半导体(CMOS)技术或电荷耦合器件(CCD)技术，在半导体衬底上制出常规的图像传感器。图像传感器可包含图像传感器像素阵列，其中每个像素包含一个光电二极管和衬底上形成的其他工作电路(例如晶体管)。
[0003]图像传感器通常包括具有钉扎电压(pinning-voltage)的光电二极管，该电压是通过光电二极管的掺杂程度设定的设计参数。图像传感器正常工作时，首先使用晶体管电路将光电二极管节点重置为钉扎电压。于是光子得以进入光电二极管区域，并在其中停留预定的一段时间。光子在光电二极管内转变为电子，这些电子降低了重置的钉扎电压。此过程中储存的最大电荷总量(Qmax)通常被称为饱和满阱(SFW)，SFW由光电二极管的阱容量决定。受光子的强度和积分时间限制，实际储存电荷量(Q)小于或等于Qmm。读取储存信号时，光电二极管节点处实际储存的电荷量(Q)经由额外的晶体管电路迀移至浮动扩散节点。像素设计应能最大程度增加可从光电二极管迀移至浮动扩散节点的电荷量(Q)。如果不能，便会出现电荷回溢，导致图像品质劣化。储存的最大电荷总量(Qmax)决定了可从光电二极管阵列中检测到的最高信号水平。所以，提升Qmax，就可扩大图像传感器的动态范围。
[0004]多种源头的噪声可能导致所捕获信号的电荷量(Q)减少。其中一种噪声是暗电流噪声。所谓暗电流，是指光电二极管未受光照时产生的电子，以及从光子以外源头捕获的电子。暗电流可能源自多种源头，包括:注入与等离子体工艺损伤导致的Si缺陷，光电二极管内的金属污染物，雪崩和/或齐纳光电二极管内高场区域产生了电子-空穴(e_h)对，产生了SRH电子-空穴对，与陷阱有关的带间隧穿(BTBT)效应，传输门同时在光电二极管侧与浮动扩散侧诱发BTBT效应，以及多种别的源头。必须降低暗电流噪声，才能获得较高的图像品质。暗电流降低，图像传感器的信噪比(SNR)随之改善。
[0005]综上所述，我们期望能在不牺牲图像品质的前提下，获得极高的光电二极管阱容量，最大限度降低暗电流。
【实用新型内容】
[0006]本实用新型的目的之一在于提供改进的图像传感器。
[0007]根据本实用新型的一个方面，提供一种图像传感器像素，所述图像传感器像素包含:P型层;N型层，所述N型层在所述P型层下方形成；第一N型区和第二N型区，所述第一N型区和所述第二N型区在所述N型层下方形成;和P型区，所述P型区间插在所述第一N型区和所述第二 N型区之间。
[0008]在一种实施方式中，所述图像传感器像素还包含:第三N型区，所述第三N型区在所述P型区、所述第一 N型区和所述第二 N型区下方形成。
[0009]在一种实施方式中，所述第一N型区和所述第二N型区的掺杂浓度比所述第三N型区的掺杂浓度高。
[0010]在一种实施方式中，所述图像传感器像素还包含:额外的P型区，所述额外的P型区围绕所述P型层、所述第一N型区、所述第二N型区和所述第三N型区。
[0011]在一种实施方式中，所述N型层具有被优化以实现垂直耗尽的的掺杂分布。
[0012]在一种实施方式中，所述P型区、所述第一N型区和所述第二N型区从所述N型层垂直延伸到所述额外的P型区。
[0013]根据本实用新型的另一方面，提供一种成像系统，所述成像系统包含:中央处理单元;存储器;透镜;输入-输出电路;和成像设备，其中所述成像设备包含:成行和成列排布的像素阵列，每个像素包含:P型层;N型层，所述N型层在所述P型层下方形成;N型区，所述N型区在所述N型层下方形成；和至少一个P型区，所述P型区将所述N型区的一部分分隔成至少两个独立的隔间。
[0014]在一种实施方式中，所述每个像素还包含:额外的N型区，所述额外的N型区在所述至少一个P型区和所述N型区下方形成。
[0015]在一种实施方式中，所述阵列中的每个像素都被额外的P型区围绕。
[0016]在一种实施方式中，所述阵列中的每个像素还包含:至少一个其他P型区，所述至少一个其他P型区将所述N型区分隔成至少三个独立的N型隔间。
[0017]本实用新型的有益技术效果之一是能够提供改进的图像传感器。
【附图说明】
[0018]图1为根据一个实施例的示例性电子设备的示意图。
[0019]图2为图像传感器光电二极管的一部分的简化等角视图。
[0020]图3A为根据一个实施例的示例性图像传感器光电二极管的等角y轴视图，图中示出了隔间式阵列浅N型光电二极管(array shallow n-type photod1de，ASNP)区域。
[0021]图3B为根据一个实施例的图3A所描绘示例性图像传感器光电二极管的等角X轴视图。
[0022]图4为根据一个实施例的示例性图像传感器光电二极管的横截侧视图，图中示出了有两个隔间(compartment)的隔间式ASNP区域。
[0023]图5为根据一个实施例的绘出了掺杂物浓度与距衬底表面深度的关系的图。
[0024]图6为根据一个实施例的示例性图像传感器光电二极管的横截侧视图，图中示出了沿光电二极管长度方向向下延伸的阵列光电二极管深讲(array deep photod1dewell, ADPff)区域和隔间式ASNP区域。
[0025]图7为根据一个实施例的示例性图像传感器光电二极管的横截侧视图，图中示出了有两个以上隔间的隔间式ASNP区域。
[0026]图8为根据一个实施例的示出了制造具有隔间式ASNP区域的图像传感器光电二极管时涉及的示例性步骤的流程图。
[0027]图9为根据一个实施例的采用图3A、图3B、图4、图6和图7所示图像传感器光电二极管的处理器系统的框图。
【具体实施方式】
[0028]本实用新型的实施例涉及图像传感器，更具体地讲，涉及图像传感器内光电二极管的存储电容。本领域的技术人员应当理解，在实际实施本实用新型的示例性实施例时，可以不实施本文明确示出的一部分甚至全部细节。另一方面，本文未详细讲述本领域众所周知的操作，以免冗赘的叙述模糊本实用新型实施例的重点。
[0029]图1为根据一个实施例的示例性电子设备的示意图。图1所示成像系统10可能是便携式成像系统，例如相机、移动电话、摄像机，或其他可捕捉数字图像数据的成像设备。相机模块12可用来将入射光线转变成数字图像数据。相机模块12可包含透镜阵列14和对应的图像传感器阵列16。透镜阵列14和图像传感器阵列16可被安装在共用包装件内，而且可向处理电路18提供图像数据。
[0030]处理电路18可包含一个或多个集成电路(例如，图像处理电路、微处理器、存储装置如随机存取存储器和非易失性存储器，等等)，而且可采用与相机模块12分开和/或构成相机模块12的一部分的部件实施(例如，这些部件为电路，这种电路构成包含图像传感器阵列16的集成电路的一部分，或者构成相机模块12内与图像传感器阵列16相关的集成电路的一部分)。用相机模块12捕捉到图像数据并对其进行处理后，如果需要，可用处理电路18进一步处理，再将数据存储起来。若需要，可利用与处理电路18连接的有线和/或无线通信路径，将处理后的图像数据提供给外部设备(例如，计算机或其他设备)。
[0031]图像传感器阵列16可含有由图像传感器个体组成的阵列，这些图像传感器个体分别配置了彩色滤光片，用于接收特定颜色的光。图像传感器像素阵列所用的彩色滤光片可例如为红色滤光片、蓝色滤光片和绿色滤光片。每块滤光片可形成彩色滤光片层，覆盖像素阵列中的各图像传感器。也可使用其他滤光片，例如白色滤光片、双波段红外截止滤光片(例如，允许LED灯发出的可见光和特定波段红外光透过的滤光片)等等。
[0032]图2为图像传感器光电二极管的一部分的简化等角视图。如图2所示，光电二极管200可被构造在衬底上，组成如下:P型隔离区202，其将光电二极管围住;掺杂程度较高的P型层204，其位于衬底表面;N型层206，其在P型层204正下方形成;掺杂程度较低的N型深区208，其在N型层206正下方形成;P型阱210;和额外的P型区212，其在N型深区208下方形成。
[0033]P型隔离区202的延伸深度至少可与轻掺杂N型深区208—样深，因而有时可被称作P型深讲或阵列P型深讲(array deep p-type well，ADPW) I型层204可能重掺杂P型材料，因而有时可被称作P+层或P型钉扎层。N型层206可能重掺杂N型材料，因而有时可被称作N+层或阵列N型光电二极管(array n-type photod1de,ANP)层。N型深区208可能是轻掺杂的，并且延伸进衬底的深度至少可与ADPW区202—样深，因而有时可被称作阵列深N型光电二极管(array deep n-type photod1de,ADNP)层。P型讲210有时可被称作阵列P型讲(arrayp-type ￥6113?￥)。？型阱210有时可包含用于像素操作的晶体管<^0?￥区202、？+层204、八?￥区210以及额外的P型区212与ANP层206和ADNP区208相互作用，形成P-N结。APW区210可位于光电二极管200—角，并且可覆蔽晶体管电路和浮动扩散节点。
[0034]光电二极管200工作时，可向其施加IV至2V的钉扎电压，使P-N结完全耗尽。于是光子获准进入光电二极管200，并在其中停留预定的一段时间。进入光电二极管200的绝大多数光子然后可以在光电二极管内部生成电子-空穴对。P型隔离区收集生成的空穴，将空穴移除。这段时间内，光电二极管200可将电子储存起来，电荷量为Q。光电二极管200可储存的电荷量受光电二极管200的SFW容量限制。光电二极管200内电荷量为Q的电子随后可经由晶体管电路迀移至浮动扩散节点。
[0035]图3A和图3B为根据一个实施例的示例性图像传感器光电二极管的两张等角视图，图中示出了隔间式阵列浅N型光电二极管(ASNP)区域。图3A从Y轴视角显示光电二极管300。图3B从X轴视角显示光电二极管300。如图3A和图3B所示，光电二极管300可包含衬底、P+层302、ADPW区304、ANP层306、N型隔间308-1和308-2、ADNP区310、P型阱312，以及额外的P型区314。
[0036]ADPW区304可被成形为围绕光电二极管300，其延伸深度至少可与ADNP区310—样深。P+层302可在衬底表面形成。ANP层306可在P+层302正下方形成。N型隔间308-1和308-2延伸进衬底的深度无需像ADNP区310那样深，因而有时可被称作阵列浅N型光电二极管(arrayshallow n-type photod1de，ASNP)隔间 aASNP隔间308-1 和308-2可在ANP层306正下方形成。P型阱312延伸进衬底的深度可能不及ADPW区304，因而有时可被称作阵列P型浅阱(array shallow p-type well，ASPW) qASPW区312可间插在ASNP隔间308-1 与308-2之间，并且可在ANP层306正下方形成。ADNP区310可位于ASPW区312以及ASNP隔间308-1和308-2正下方。额外的P型区314可位于ADNP区310正下方，但可能不被ADPW区304围绕。
[0037]应指出的是，图3A和图3B呈现的几何结构只是示例性的，本领域技术人员知道该如何将图中所示构造融入其他众多复杂的3D像素几何结构。应当理解，本实施例呈现的掺杂类型可反转，仍属本实用新型的基本概念。光电二极管300的工作原理可能与上文描述过的光电二极管200类似。
[0038]图4为根据一个实施例的示例性图像传感器光电二极管的横截侧视图，图中示出了具有两个隔间的隔间式ASNP区域。图4示出的横截面图可从图3B所示视角从光电二极管300截取得到。
[0039]可优化ANP层306的掺杂程度以实现垂直耗尽，使得在施加钉扎电压时，单侧耗尽边缘沿垂直方向完全耗尽ANP厚度。可优化ADNP区的掺杂程度以实现横向耗尽，使得在施加钉扎电压时，恒定的较长的Y维度尺寸沿横向方向被完全耗尽。就ADNP区的对称像素来说，这种Y维度尺寸与X维度尺寸相同。可优化ASNP隔间308-1和308-2以实现横向耗尽，使得在施加钉扎电压时，较短的X维度尺寸沿横向方向被完全耗尽。应理解，耗尽是在三维上发生，并且本文只描述了导致耗尽的主要因素来阐明本实用新型。这样，可能总共有三种影响SFW容量的因素。这三种因素共同作用，可导致光电二极管300的阱容量相比图2所示光电二极管200大幅升高，又不会降低光电二极管在钉扎电压下工作时，P+/ANP结处的最大垂直电场。
[0040]ASPW区312和ASNP隔间可从ANP层306沿Z方向350延伸至特定深度。可定制该深度，以确保在特定钉扎电压下的完全耗尽。可定制该深度，以简化在特定钉扎电压下光电二极管的制造工艺，降低其生产成本。另外，可选择该深度，使光电二极管300的阱容量相比图2所示光电二极管2002显著升高，又不会降低最大垂直电场。另一种方案是，可通过设计这种深度来降低最大垂直电场，以便最大程度减小乃至完全消除暗电流，这是由于陷阱辅助带间隧穿效应可降低暗电流的缘故。这种设计既可用于改善图像传感器的动态比率，又可用于改善其信噪比。
[0041]额外的P型区314可通过离子注入P型掺杂物或通过反转法形成，其中反转法例如邻近底表面沉积固定电荷材料。光电二极管采用背面照明(BSI)构型时，额外的P型区314可能变为光子进入的入口。
[0042]图5为根据一个实施例的绘出了掺杂物浓度与距衬底表面深度的关系。如图5所示，可将非线性掺杂分布应用于光电二极管(例如，图3A和图3B所示光电二极管300)到该光电二极管的衬底中(例如，沿图4所示Z方向350)。该掺杂分布可示出光电二极管(例如图3A和图3B所示光电二极管300)中各层各区域的掺杂浓度。举例来说，P型掺杂分布区段502可能与P+层302的掺杂浓度和厚度相关;N型掺杂分布区段504可能与ANP层306的掺杂浓度和厚度相关;N型掺杂分布区段506可能与ASNP区域308-1和308-2的掺杂浓度和厚度相关;N型掺杂分布区段508可能与ADNP区域310的掺杂浓度和厚度相关。要实现区域充分隔离，可调节ADPW区域和ASPW区域在Z方向上的P型掺杂分布，使其高于相邻区域的N型掺杂程度。
[0043]图6为根据一个实施例的示例性图像传感器光电二极管的横截侧视图，图中示出了沿光电二极管长度方向向下延伸的阵列光电二极管深阱(ADPW)区域和隔间式ASNP区域。如图6所示，光电二极管600可包含P+层602、ADPW区604、ANP层606、ADNP隔间608-1和608-2、额外的ADPW区610，以及额外的P型区612ADPW区604可被成形为围绕光电二极管600。应指出的是，图6呈现的几何结构只是示例性的，本领域技术人员知道该如何将图中所示构造融入其他众多复杂的3D像素几何结构。应当理解，本实施例呈现的掺杂类型可反转，仍属本实用新型的基本概念。光电二极管600的工作原理可能与上文描述过的光电二极管200类似。
[0044]可优化ADNP隔间608-1和608-2，以便在施加钉扎电压时实现横向耗尽。可优化ANP区606，以便在施加钉扎电压时实现垂直耗尽。应指出的是，ADPW区610以及ADNP隔间608-1和608-2可被成形为在发生耗尽时，具有背对背的PN-NP结。ADPW区604和ADPW区610的掺杂程度可能相似，也可能不同。
[0045]ADPW区610以及ADNP隔间608-1和608-2可被成形为从ANP 606沿Z方向延伸至额外的P型区eW^DPW区610以及ADNP隔间608-1和608-2可被成形为从ANP 606下方的位置延伸至额外的P型区612上方的位置。以这种方式延伸ADNP隔间后，光电二极管600便可产生比光电二极管300 (图3A和图3B)高的LFW值。
[0046]图7为根据一个实施例的示例性图像传感器光电二极管的横截侧视图，图中示出了具有两个以上隔间的隔间式ASNP区域。如图7所示，光电二极管700可包含P+层702、ADPW区704、ANP层706、多个ASNP隔间708、多个ASPW区710、ADNP区712以及额外的P型区THc3ADPW区704可被成形为围绕光电二极管700。
[0047]多个ASNP隔间708和多个ASPW区710可采用各种方式实现。例如，可形成三个ASNP隔间708，共有两个ASPW间插阱710和三个PN-NP结。在另一个示例性实施例中，可形成四个ASNP隔间708，共有三个ASPW间插阱710和四个PN-NP结。在又一个适当实施例中，可形成N个ASNP隔间，共有(N-1)个ASPW间插阱710和N个PN-NP结。
[0048]应指出的是，图7呈现的几何结构只是示例性的，本领域技术人员知道该如何将图中所示构造融入其他众多复杂的3D像素几何结构。应当理解，本实施例呈现的掺杂类型可反转，仍属本实用新型的基本概念。光电二极管700的工作原理可能与上文描述过的光电二极管200类似。
[0049]可形成多个ASPW区710，使得将多个ASNP区708彼此隔开。可形成多个ASPW区710，使得部分地将多个ASNP区708彼此隔开。多个ASNP区708中的每一个可被成形为在发生耗尽时，与相应的ASPW区710具有背对背的PN-NP结。形成这些额外的PN-NP结后，光电二极管700的阱容量相比光电二极管200(图2)的阱容量可能增大。
[0050]图8为根据一个实施例的示出了制造具有隔间式ASNP区域的图像传感器光电二极管时涉及的示例性步骤的流程图。步骤802对应于形成ADNP区(例如，图4所示ADNP区310)。步骤804讲述在ADNP区上形成ASNP区。步骤806对应于形成一个或多个ASPW区(例如，图4所示ASPW区312)，这种ASPW区把ASNP区分隔成多个独立的隔间(例如，图4所示ASNP隔间308-1和308-2)。步骤808对应于在ASNP区和APW区上形成ANP层(例如，图4所示ANP层306)。步骤810对应于在ANP层上形成P+层(例如，图4所示P+层302)。步骤812对应于形成围绕图像像素的ADPW区(例如，图4所示ADPW区304)。可使用恰当的注入掩蔽层，通过一个或多个离子注入工艺步骤形成这些区域。
[0051 ]图9为根据一个实施例的示出了采用图3A、图3B、图4、图6和图7所示图像传感器光电二极管的处理器系统的框图。成像设备984可包含成像设备10(图1)的多个元件，或这些元件的任何相关子集。处理器系统900例示了具有数字电路的系统，其中数字电路可包含成像设备984。这种系统可包括(但不限于)计算机系统、静物或视频摄像机系统、扫描仪、机器视觉系统、车辆导航系统、视频电话、监控系统、自动对焦系统、星体跟踪系统、运动检测系统、图像稳定系统以及其他采用成像设备的系统。
[0052]处理器系统900可以是数字式静物或视频摄像机系统，在这种情况下，处理器系统900可包含一个或多个透镜(表示为透镜996)，在快门释放按钮998被按下时，透镜996用于把图像聚焦到一个或多个图像传感器阵列上，例如图像传感器阵列16(图1)上。处理器系统900可包含中央处理单元，例如中央处理单元(CPU)994<XPU 994可以是微处理器，用来控制相机功能以及一种或多种图像流功能，还经由总线(例如总线990)与一个或多个输入/输出(I/O)设备986通信。成像设备984还可经由总线990与CPU 994通信。处理器系统900可包含随机存取存储器(RAM)992和可移动存储器988。可移动存储器988可包括经由总线990与CPU994通信的闪存存储器。成像设备984可在单个集成电路上或不同芯片上与CPU 994组合，带或不带存储器皆可。尽管总线990被示为单总线，但总线990也可以是一根或多根总线，或者一个或多个桥接器，或其他用于将系统元件互相连接的通信路径。
[0053]上文所述各种实施例示出的图像传感器像素包含两个或两个以上N型隔间，这些N型隔间被P型材料分隔，并且被配置为形成多个横向耗尽P-N结。N型隔间可贯穿光电二极管的深度，从而最大限度增加横向耗尽P-N结的面积。光电二极管至少可包含两个N型隔间，或者可包含两个以上N型隔间，以便产生额外的横向耗尽P-N结。
[0054]图像传感器像素可包含P型层，在P型层下方形成的第一N型区和第二N型区，以及间插在第一 N型区和第二 N型区之间的P型区。图像传感器像素可包含在P型区、第一 N型区和第二N型区下方形成的第三N型区。若需要，可形成具有均匀掺杂分布的第三N型区。第一N型区和第二 N型区的掺杂浓度可能比第三N型区高。
[0055]图像传感器还可包含额外的P型区，该额外的P型区围绕P型层、第一N型区、第二N型区和第三N型区。图像传感器可包含N型层，该N型层在P型层与第一N型区和第二N型区之间形成。若需要，代替形成第三N型区的做法，可使P型区以及第一 N型区和第二 N型区从N型层垂直延伸到额外的P型区。
[0056]若需要，代替形成第一N型区、第二N型区和P型区的做法，可形成单个N型区，然后可在单个N型区中间插多个P型区，以形成多个N型隔间。
[0057]根据本实用新型的一个方面，提供一种图像传感器像素，所述图像传感器像素包含:P型层;N型层，所述N型层在所述P型层下方形成；第一N型区和第二N型区，所述第一N型区和所述第二N型区在所述N型层下方形成;和P型区，所述P型区间插在所述第一N型区和所述第二 N型区之间。
[0058]在一种实施方式中，所述图像传感器像素还包含:第三N型区，所述第三N型区在所述P型区、所述第一 N型区和所述第二 N型区下方形成。
[0059]在一种实施方式中，所述第一N型区和所述第二N型区的掺杂浓度比所述第三N型区的掺杂浓度高。
[0060]在一种实施方式中，所述图像传感器像素还包含:额外的P型区，所述额外的P型区围绕所述P型层、所述第一N型区、所述第二N型区和所述第三N型区。
[0061]在一种实施方式中，所述N型层具有被优化以实现垂直耗尽的的掺杂分布。
[0062]在一种实施方式中，所述P型区、所述第一N型区和所述第二N型区从所述N型层垂直延伸到所述额外的P型区。
[0063]根据本实用新型的另一方面，提供一种在衬底上制造图像像素的方法，所述方法包括:在所述衬底的表面上形成P型层;在所述P型层下方形成N型层;在所述N型层下方形成第一 N型区和第二 N型区；和形成间插在所述第一 N型区和所述第二 N型区之间的P型区。
[0064]在一种实施方式中，，所述方法还包括:在所述P型区、所述第一N型区和所述第二N型区下方形成第三N型区。
[0065]在一种实施方式中，所述第一N型区和所述第二N型区的掺杂程度比所述第三N型区尚O
[0066]在一种实施方式中，形成所述第三N型区包括形成具有均匀掺杂分布的N型区。
[0067]在一种实施方式中，所述N型层具有被优化以实现垂直耗尽的掺杂分布。
[0068]在一种实施方式中，所述方法还包括:形成围绕所述图像像素的额外的P型区。
[0069]在一种实施方式中，形成所述P型区包括形成P型阱，所述P型阱从所述N型层向下延伸到所述额外的P型区。
[0070]根据本实用新型的另一方面，提供一种系统，所述系统包含:中央处理单元;存储器;透镜;输入-输出电路;和成像设备，其中所述成像设备包含:成行和成列排布的像素阵列，每个像素包含:P型层;N型层，所述N型层在所述P型层下方形成;N型区，所述N型区在所述N型层下方形成；和至少一个P型区，所述P型区将所述N型区的一部分分隔成至少两个独立的隔间。
[0071]在一种实施方式中，所述每个像素还包含:额外的N型区，所述额外的N型区在所述至少一个P型区和所述N型区下方形成。
[0072]在一种实施方式中，所述N型区显现比所述额外的N型区的掺杂浓度高的掺杂浓度。
[0073]在一种实施方式中，所述额外的N型区显现均匀的掺杂分布。
[0074]在一种实施方式中，所述阵列中的每个像素都被额外的P型区围绕。
[0075]在一种实施方式中，所述N型层具有被优化以实现垂直耗尽的掺杂分布。
[0076]在一种实施方式中，所述阵列中的每个像素还包含:至少一个其他P型区，所述至少一个其他P型区将所述N型区分隔成至少三个独立的N型隔间。
[0077]前述内容只是举例说明了本实用新型的原理，在不脱离本实用新型的范围和实质的前提下，本领域技术人员可做出各种修改。前述实施例可单独实施，也可任意组合实施。
【主权项】
1.一种图像传感器像素，其特征在于，所述图像传感器像素包含: P型层； N型层，所述N型层在所述P型层下方形成； 第一N型区和第二N型区，所述第一N型区和所述第二N型区在所述N型层下方形成;和 P型区，所述P型区间插在所述第一 N型区和所述第二 N型区之间。2.根据权利要求1所述的图像传感器像素，其特征在于，所述图像传感器像素还包含: 第三N型区，所述第三N型区在所述P型区、所述第一N型区和所述第二N型区下方形成。3.根据权利要求2所述的图像传感器像素，其特征在于，所述第一N型区和所述第二 N型区的掺杂浓度比所述第三N型区的掺杂浓度高。4.根据权利要求2所述的图像传感器像素，其特征在于，所述图像传感器像素还包含: 额外的P型区，所述额外的P型区围绕所述P型层、所述第一N型区、所述第二N型区和所述第三N型区。5.根据权利要求4所述的图像传感器像素，其特征在于，所述N型层具有被优化以实现垂直耗尽的掺杂分布。6.根据权利要求5所述的图像传感器像素，其特征在于，所述P型区、所述第一N型区和所述第二 N型区从所述N型层垂直延伸到所述额外的P型区。7.一种成像系统，其特征在于，所述成像系统包含: 中央处理单元； 存储器； 透镜； 输入-输出电路;和 成像设备，其中所述成像设备包含: 成行和成列排布的像素阵列，每个像素包含: P型层； N型层，所述N型层在所述P型层下方形成； N型区，所述N型区在所述N型层下方形成;和 至少一个P型区，所述P型区将所述N型区的一部分分隔成至少两个独立的隔间。8.根据权利要求7所述的成像系统，其特征在于，所述每个像素还包含: 额外的N型区，所述额外的N型区在所述至少一个P型区和所述N型区下方形成。9.根据权利要求7所述的成像系统，其特征在于，所述阵列中的每个像素都被额外的P型区围绕。10.根据权利要求7所述的成像系统，其特征在于，所述阵列中的每个像素还包含: 至少一个其他P型区，所述至少一个其他P型区将所述N型区分隔成至少三个独立的N型隔间。
【文档编号】H04N5/361GK205510238SQ201620303541
【公开日】2016年8月24日
【申请日】2016年4月13日
【发明人】R·马杜罗维
【申请人】半导体元件工业有限责任公司