配线基板的制作方法

配线基板的制作方法
【专利摘要】本发明提供一种配线基板。使在内部埋入有层叠电容器的配线基板提高可靠性。多层配线基板（1）在面（P1）具有供IC芯片（2）安装的芯片安装区域，并且在内部埋入有层叠电容器（5），其特征在于，在多层配线基板（1）中，将芯片安装区域的周缘和位于周缘的周围的正下方的区域设为周缘区域（ER），埋入于周缘区域（ER）的层叠电容器（5）配置为，构成该层叠电容器（5）的多个内部电极层（72）的层叠方向（SD2）与面（P1）垂直，埋入于除周缘区域（ER）以外的区域的层叠电容器（5）中的至少一个层叠电容器（5）配置为，构成该层叠电容器（5）的多个内部电极层（72）的层叠方向（SD2）与面（P1）平行。
【专利说明】配线基板

【技术领域】
[0001 ] 本发明涉及一种内部埋入有层叠电容器的配线基板。

【背景技术】
[0002]关于在支承层上形成有将绝缘层和导体层交替层叠而成的积层层并且供IC芯片等芯片部件安装的配线基板，公知有一种在支承层的内部埋入层叠电容器的技术(例如参照专利文献I)。
[0003]专利文献1:日本特开2007-103789号公报
[0004]但是，在供芯片部件安装并且埋入有层叠电容器的配线基板中，可能存在因埋入的层叠电容器而配线基板产生裂纹，从而使配线基板的可靠性受损的问题。


【发明内容】

[0005]发明要解决的问题
[0006]本发明即是鉴于这样的问题而做成的，其目的在于使内部埋入有层叠电容器的配线基板提高可靠性。
_7] 用于解决问题的方案
[0008]为了达成上述目的，本发明为一种配线基板，其在表面具有供芯片部件安装的芯片安装区域，并且在内部埋入有层叠电容器，其特征在于，在配线基板中，将芯片安装区域的周缘和位于周缘的周围的正下方的区域设为周缘区域，埋入于周缘区域的层叠电容器配置为，构成层叠电容器的多个内部电极层的层叠方向与表面垂直，埋入于除周缘区域以外的区域的层叠电容器中的至少一个层叠电容器配置为，构成层叠电容器的多个内部电极层的层叠方向与表面平行。
[0009]而且，本发明 申请人:通过可靠性试验发现:相比于以上述层叠方向与配线基板的表面平行的方式埋入于配线基板的层叠电容器，以上述层叠方向与配线基板的表面垂直的方式埋入于配线基板的层叠电容器更能够抑制由热冲击导致的裂纹的产生。
[0010]另外，如图3所示，上述裂纹产生在层叠体的表面与电极互相接触的部分，该层叠体由电介质层和内部电极层交替层叠而成。因此，认为上述裂纹的产生原因在于:在层叠多个印刷有内部电极的电介质薄片而形成层叠体之后，自层叠体的表面施加压力而制造层叠电容器，导致内部应力残留在层叠体的表面。
[0011]因而，通过抑制内部应力残留在层叠电容器上，能够抑制上述裂纹。
[0012]而且，在表面具有供芯片部件安装的芯片安装区域的配线基板中，内部应力在上述周缘区域成为最大。
[0013]因此，在本发明的配线基板中，将埋入于内部应力成为最大的周缘区域的层叠电容器配置为多个内部电极层的层叠方向与表面垂直。由此，本发明的配线基板能够抑制因埋入于配线基板的层叠电容器而产生裂纹，而能够提高配线基板的可靠性。
[0014]另外，在本发明的配线基板中，埋入于除周缘区域以外的区域的层叠电容器中的至少一个层叠电容器配置为，构成层叠电容器的多个内部电极层的层叠方向与表面平行。由此，在本发明的配线基板中，埋入于周缘区域的层叠电容器所产生的电场、和埋入于除周缘区域以外的区域的层叠电容器中的配置为内部电极层的层叠方向与表面平行的层叠电容器所产生的电场正交，能够抑制两个电场彼此干涉。
[0015]另外，在本发明的配线基板中，优选的是，埋入于周缘区域的内侧的区域的层叠电容器中的至少一个层叠电容器配置为，构成层叠电容器的多个内部电极层的层叠方向与表面平行。
[0016]在如此构成的配线基板中，埋入于周缘区域的层叠电容器所产生的电场、和埋入于周缘区域的内侧的区域的层叠电容器中的配置为内部电极层的层叠方向与表面平行的层叠电容器所产生的电场正交，因此，不会导致两个电场彼此相长，能够抑制埋入于芯片安装区域的正下方的层叠电容器所产生的电场对芯片部件产生的影响。
[0017]另外，为了进一步消除埋入于周缘区域的层叠电容器所产生的电场、和埋入于周缘区域的内侧的区域的层叠电容器所产生的电场彼此相长，在本发明的配线基板中，优选的是，埋入于周缘区域的内侧的区域的所有的层叠电容器配置为，构成层叠电容器的多个内部电极层的层叠方向与表面平行。

【专利附图】

【附图说明】
[0018]图1是表示多层配线基板I的概略结构的剖视图。
[0019]图2是表不多层配线基板I和IC芯片2的俯视图和局部放大图。
[0020]图3是表示裂纹的产生部位的多层配线基板I的局部剖视图。
[0021]附图标记说明
[0022]1、多层配线基板；2、IC芯片；5、层叠电容器；11、支承层；12、13、积层层；21、支承基板；22、23、32、34、36、52、54、56、导体层；24、收容孔；31、33、35、51、53、55、绝缘层；71、电介质层；72、内部电极层；73、电极；ER、周缘区域。

【具体实施方式】
[0023]以下，参照【专利附图】

【附图说明】本发明的实施方式。
[0024]如图1所示，应用了本发明的实施方式的多层配线基板I在其两个面中的一个面Pl上安装IC芯片2。另外，多层配线基板I借助形成于另一个面P2的凸块3而与母板等其他的配线基板(未图示)连接。由此，多层配线基板I将IC芯片2与其他的配线基板电连接。
[0025]多层配线基板I包括支承层11和积层层12、13，在支承层11上的一个面Pll和另一个面P12上分别沿层叠方向SDl层叠积层层12和积层层13。
[0026]支承层11包括支承基板21和导体层22、23。支承基板21例如为在玻璃纤维中浸溃环氧树脂而成的板状构件，具有较高的刚性。导体层22和导体层23分别层叠于支承基板21中的一个面Pll和另一个面P12。
[0027]在支承基板21内形成有贯通支承基板21的多个收容孔24。而且，在收容孔24内埋入有层叠电容器5。
[0028]积层层12通过依次层叠绝缘层31、导体层32、绝缘层33、导体层34、绝缘层35、导体层36以及阻焊层37而构成。而且，在绝缘层31、33、35内分别设有沿层叠方向SDl延伸而形成的通路导体38、39、40。由此，导体层22和层叠电容器5与导体层32电连接，并且，导体层32与导体层34电连接，导体层34与导体层36电连接。另外，阻焊层37在配置有导体层36的区域形成有开口部370。而且，在开口部370内的导体层36上形成有凸块4，该凸块4与IC芯片2的连接端子201连接。
[0029]积层层13通过依次层叠绝缘层51、导体层52、绝缘层53、导体层54、绝缘层55以及导体层56而构成。而且，在绝缘层51、53、55内分别设有沿层叠方向SDl延伸而形成的通路导体58、59、60。由此，导体层23和层叠电容器5与导体层52电连接，并且导体层52与导体层54电连接，导体层54与导体层56电连接。而且，在导体层56上形成有凸块3。
[0030]层叠电容器5通过使以例如钛酸钡等电介质陶瓷为材料的电介质层71、和内部电极层72沿层叠方向SD2交替层叠而构成。
[0031]而且，层叠电容器5在周缘区域ER中以内部电极层72与面Pl平行的方式埋入。另外，在除周缘区域ER以外的区域中，层叠电容器5以内部电极层72与面Pl垂直、以及内部电极层72与面Pl平行的方式随机地埋入。
[0032]如图2所示，在多层配线基板I上，周缘区域ER为在多层配线基板I的面Pl上安装有IC芯片2的区域(以下称为芯片安装区域)的周缘和位于该周缘的周围的正下方的区域。另外，图1是表不图2的A — A截面部的图。
[0033]另外，在图2的局部放大图中，表示埋入于多层配线基板I的层叠电容器5的配置。而且，在该局部放大图中，利用填有阴影线的四边形表示以内部电极层72与面Pl平行的方式埋入的层叠电容器5，并且，利用空白的四边形表示以内部电极层72与面Pl垂直的方式埋入的层叠电容器5。
[0034]而且，本发明 申请人:通过可靠性试验发现:相比于以层叠方向SD2与多层配线基板I的面Pl平行的方式埋入于多层配线基板I的层叠电容器5，以层叠方向SD2与多层配线基板I的面Pl垂直的方式埋入于多层配线基板I的层叠电容器5更能够抑制因热冲击产生的裂纹。
[0035]具体而言，明确了:例如将付与在低温(_45°C)和高温(+150°C)下的热冲击作为一次循环，在以层叠方向SD2与面Pl平行的方式埋入的层叠电容器5中，在450次循环以上的热冲击下产生裂纹。另一方面，在以层叠方向SD2与面Pl垂直的方式埋入的层叠电容器5中，在990次循环的上述热冲击下未产生裂纹。
[0036]另外，如图3所示，上述裂纹产生在层叠体的表面和电极73彼此接触的部分(参照图3的裂纹CR)，该层叠体由电介质层71与内部电极层72交替层叠而成。因此，认为上述裂纹的产生原因在于:在层叠多个印刷有内部电极的电介质薄片而形成层叠体之后，自层叠体的表面施加压力从而制造层叠电容器5，导致在层叠体的表面残留内部应力。
[0037]因而，可认为通过抑制内部应力残留于层叠电容器5，能够抑制产生上述裂纹。
[0038]而且，在表面具有供IC芯片2安装的芯片安装区域的多层配线基板I中，内部应力在周缘区域ER成为最大。
[0039]因此，在多层配线基板I中，将埋入于内部应力成为最大的周缘区域ER的层叠电容器5以层叠方向SD2与面Pl垂直的方式配置。由此，多层配线基板I抑制因埋入于多层配线基板I的层叠电容器5而产生裂纹的情况，从而能够提高多层配线基板I的可靠性。
[0040]另外，对于多层配线基板I来说，埋入于除周缘区域ER以外的区域的层叠电容器5中的至少一个层叠电容器5配置为层叠方向SD2与面Pl平行。由此，在多层配线基板I中，埋入于周缘区域ER的层叠电容器5所产生的电场、和埋入于除周缘区域ER以外的区域的层叠电容器5中的配置为层叠方向SD2与面Pl平行的层叠电容器5所产生的电场正交，而能够抑制两个电场彼此干涉。
[0041]另外，对于多层配线基板I来说，埋入于周缘区域ER的内侧的区域的层叠电容器5中的至少一个层叠电容器5配置为层叠方向SD2与面Pl平行。由此，由于埋入于周缘区域ER的层叠电容器5所产生的电场、和埋入于周缘区域ER的内侧的区域的层叠电容器5中的配置为层叠方向SD2与面Pl平行的层叠电容器5所产生的电场正交，因此不会发生两个电场彼此相长，能够抑制埋入于芯片安装区域的正下方的层叠电容器5所产生的电场对IC芯片2产生影响。
[0042]在以上说明的实施方式中，多层配线基板I为本发明中的配线基板，IC芯片2为本发明中的芯片部件，面Pl为本发明中的表面，层叠方向SD2为本发明中的多个内部电极层的层叠方向。
[0043]以上，说明了本发明的一实施方式，但本发明并不限定于上述实施方式，只要在本发明的技术范围内就能够采用各种的方式。
[0044]例如，在上述实施方式中，表示了埋入于周缘区域ER的内侧的区域的层叠电容器5中的至少一个层叠电容器5配置为层叠方向SD2与面Pl平行。但是，为了进一步消除埋入于周缘区域ER的层叠电容器5所产生的电场、和埋入于周缘区域ER的内侧的区域的层叠电容器5所产生的电场彼此相长，也可以是埋入于周缘区域ER的内侧的区域的所有的层叠电容器5配置为层叠方向SD2与面Pl平行。
【权利要求】
1.一种配线基板，其在表面具有供芯片部件安装的芯片安装区域，并且在内部埋入有层叠电容器，其特征在于， 在上述配线基板中，将上述芯片安装区域的周缘和位于该周缘的周围的正下方的区域设为周缘区域， 埋入于上述周缘区域的上述层叠电容器配置为，构成该层叠电容器的多个内部电极层的层叠方向与上述表面垂直， 埋入于上述周缘区域以外的区域的上述层叠电容器中的至少一个层叠电容器配置为，构成该层叠电容器的多个内部电极层的层叠方向与上述表面平行。
2.根据权利要求1所述的配线基板，其特征在于， 埋入于上述周缘区域的内侧的区域的上述层叠电容器中的至少一个层叠电容器配置为，构成该层叠电容器的多个内部电极层的层叠方向与上述表面平行。
3.根据权利要求2所述的配线基板，其特征在于， 埋入于上述周缘区域的内侧的区域的所有的上述层叠电容器配置为，构成该层叠电容器的多个内部电极层的层叠方向与上述表面平行。
【文档编号】H05K1/18GK104080272SQ201410108519
【公开日】2014年10月1日 申请日期:2014年3月21日 优先权日:2013年3月26日
【发明者】铃木健二 申请人:日本特殊陶业株式会社