基于忆阻器实现计算与存储融合的处理器及其操作方法
【技术领域】
[0001]本发明属于微电子器件领域，更具体地，涉及一种基于忆阻器实质蕴涵操作的计算与存储融合的处理器及其操作方法。
【背景技术】
[0002]传统计算机采用冯诺依曼结构，此结构的存储和计算单元分离，分别由存储器和中央处理器(处理器)中的运算器完成。随着半导体工艺水平的不断提高，处理器和存储器的性能都有了很大的提升。根据Moore定律，微处理器内晶体管数目每18个月翻I番，处理器性能的年增长速度曾一度超过50%，而存储器性能的年增长速度平均只有7%，大约每10年增加I倍。以Intel处理器为例，从1980年到2006年，处理器的时钟频率提高了约3500倍，而DRAM的存取时间却只减少了约6倍。存储技术与处理器技术发展速度的不平衡，致使两者速度差距不断增大，使得处理器需要相当多的时间在等待内存数据的读取，导致存储墙(Memory Wall)问题的出现，这一问题已成为进一步提高计算机系统整体性能的瓶颈之一。
[0003]处理器和存储器之间的性能差距是短期内无法解决的问题，降低存储访问对处理器性能的影响，是当前处理器体系结构设计的主要挑战之一。随着单芯片晶体管集成度越来越高，芯片功耗、线传输延迟、漏电流等问题日益严重，单纯依靠提高主频来提高处理器性能已非常困难，而采用传统的超标量和前瞻技术开发指令级并行的投资回报率也越来越低，因此，开发更高层次的线程级并行和任务级并行已成为持续提升处理器性能的必然趋势，以多核处理器为代表的先进体系结构已成为当前处理器发展的主流。多核设计是当前高性能计算领域的主导思想，已应用于服务器、笔记本到游戏平台以及高性能多媒体应用等多个领域。将多个微处理器核心集成于同一芯片内的片上多核体系结构，以及结合多线程技术的多核多线程体系结构，均有效利用片上晶体管资源，为用户提供多线程执行能力和高产出率计算。多核体系结构是维持Moore定律、利用有限的芯片面积进一步提升处理器性能的有效方法。如何实现并进一步优化多核处理器的设计已成为近期学术界和工业界研宄的重点。
[0004]传统的单处理器芯片的存储器只需为一个处理器核提供数据；而在多核情况下，存储器需要同时为多个处理器核提供数据。目前，多核处理器核的数量按照Moore定律在增长，而处理器的存储器带宽却受芯片引脚数目的限制，几乎没有增长，并且多核处理器线程间访存的相互干扰进一步导致了访存请求延迟的增加。这些变化严重地加剧原已存在的“存储墙”问题。在访存带宽不变情况下，问题规模随着时间而增大，程序的执行时间随时间成指数增长。因此，在未来可预测的时间范围内，存储系统仍将是困扰计算机系统设计人员的最大问题。
[0005]面对这一问题，我们希望通过改变计算机的硬件组织来解决这一问题。忆阻器是下一代极具潜力的非易失性存储器，它能在电脉冲的作用下实现高电阻和低电阻之间的可逆转变，高低电阻可以用来表示和存储“O”和“1”，用高电阻表示“0”，低电阻表示“I”。这与传统的“电平”逻辑不同，传统的“电平”逻辑是以高低电压来表示“O”和“ I ”，这种“电平”逻辑往往断电后电路状态无法保存。要保证非易失的存储，需要采用一种状态的存储，我们这里的状态就是电阻的阻态。这样我们在设计电路时，考虑到忆阻器的阻变特性参与完成逻辑计算，并将计算结果用忆阻器的阻态来保存，即使在断电情况下仍然保存着信息，这就省去的将传统架构将计算结果输出到存储器的步骤，实现计算与存储的融合。
[0006]2010年，惠普实验室在Nature杂志上发表文章，提出未来非易失性的状态逻辑运算替代现有的电平逻辑运算。它使用两个忆阻器和一个电阻来实现MaterialImplicat1n(IMP)实质蕴含((NOT p)0R q)逻辑，逻辑状态都以电阻形式非易失性地存储在忆阻器中，存储和运算的融合首次在忆阻器器件中实现。
[0007]蕴含操作需要使用一个电阻Rc 0^〈〈&〈〈^，它与两个并联的忆阻器P，Q相连。P，q的初始值分别保存在忆阻器P，Q中，在P，Q上分别同时施加V.，Vset电压，P上施加的电压&_小于阈值电压，因此P的状态不会被改变。当P处于高阻态(逻辑O)时，由于Roff?Rg^所以Re上的电压几乎为0，于是Q两端的电压V V SET，此时，无论Q之前处于何种状态，都会被置为低阻态(逻辑I)。当P的状态处于低阻态(逻辑I)时，Re?RQN，所以Re上的电压几乎为V。.，于是Q两端的电压VQ~ Vset-Vcond,这个电压小于阈值电压，不会使忆阻器状态改变，所以Q保持原状态。即q’ 一 pIMPq，如图1所示。
[0008]解决存储墙问题主要有两种技术途径:一种是从根本上提高存储器性能，但短期内尚没有有效技术和手段；另一种是依赖微电子技术的快速发展，改变计算机体系结构，优化计算机硬件组织来解决存储墙问题。
【发明内容】
[0009]针对现有技术的缺陷，本发明的目的在于提供一种基于忆阻器实现计算与存储融合的处理器及其操作方法，旨在解决计算时需要频繁地从存储器中读、写数据的问题。
[0010]本发明提供了一种基于忆阻器实现计算与存储融合的处理器，包括:计算存储部件，包括X个融合单元和X个通信单元，每一个融合单元连接一个通信单元，各个通信单元相互连接构成一个通信网络，以及控制部件，用于根据指令产生相应控制信号，连接CMU之间的通信网络，选择操作数地址、结果存放地址，当操作需要用到其他CMU时，其能寻找空闲的一个或多个CMU，用以实现所做的操作；其中，一个融合单元包括M个位单元和M-1个列开关，M个位单元的M条位线均连接一个通信单元，相邻两个位单元的位线端之间连接一个列开关；一个位单元包括一个电阻、一个行开关和N个忆阻器，第一忆阻器的一端作为第一选择线，另一端通过依次串联的行开关和电阻接地；第二忆阻器的一端作为第二选择线，另一端连接至第一忆阻器的另一端；第三忆阻器的一端作为第三选择线，另一端连接至第二忆阻器的另一端；……第N忆阻器的一端作为第N选择线，另一端连接至第N-1忆阻器的另一端；X为大于等于2的正整数，M为大于等于2的正整数，N为大于等于2的正整数。
[0011]更进一步地，一个位单元中的电阻的阻值远大于忆阻器低阻态时的阻值且远小于忆阻器高阻态时的阻值。
[0012]更进一步地，所述电阻的阻值为忆阻器的高阻态的阻值与低阻态时的阻值的乘积的开平方。
[0013]本发明还提供了一种基于上述的处理器的数据传输、算术运算、逻辑运算和移位等操作方法，数据传输操作包括下述步骤:
[0014](1.1)通过在第二融合单元B-CMU中的第I组忆阻器B1和第2组忆阻器B 2的选择线上同时施加第一电压ναΕΑΚ，使得所述第I组忆阻器BjP所述第2组忆阻器B 2均处于高阻状态，该状态记为O ;
[0015]第一电压VaEAK为负向且值大于阈值电压；所述阈值电压为使得忆阻器的状态发生改变的电压；
[0016](1.2)通过通信网络将第一融合单元A-CMU和第二融合单元B-CMU连通，通过在第一融合单元A-CMU的第I组忆阻器A1的选择线上施加第二电压V并在第二融合单元B-CMU的第2组忆阻器B2的选择线上施加第三电压V SET，将((NOT A1) OR B2)保存在B2中实现蕴含操作，
[0017]其中第二电压V.正向且值小于阈值电压；第三电压Vset为正向且值大于阈值电压；且所述第三电压Vset与所述第二电压Votd的差值小于所述阈值电压；
[0018](1.3)在第二融合单元B-CMU的第2组忆阻器B2的选择线上施加第二电压V ■，并在第二融合单元B-CMU中的第I组忆阻器B1I施加第三电压Vset，将数据保存在B1中实现蕴含操作B2MP B1，从而实现将存储于第一融合单元A-CMU中第I组忆阻器A1中的数据X传输至第二融合单元B-CMU中的第I组忆阻器B1中。
[0019]本发明由多个计算与存储融合单元通过通信网络相连接；目前处理器相连的存储器均以高低电平表示“O”和“I”，这种往往断电后电路状态无法保存。要保证非易失的存储，需要采用一种状态的存储，本发明中使用的是电阻的阻态；在设计电路时，考虑到忆阻器的阻变特性已参与完成相应的计算，将计算结果用忆阻器的阻态来保存，省去了传统计算机系统中将计算结果输出到存储器的步骤，实现计算与存储的融合。通过通信网络，使得任意CMU中数据都能当作操作数进行计算，并存储在指定的CMU内。CMU既可以存储数据，也可以当作计算单元使用，这将不同于现有的计算机系统必须使用专门的运算器和存储器，本发明极其方便进行并行计算与并行存储，并实现大多数现有计算机系统中与计算和存储有关的操作。
【附图说明】
[0020]图1为蕴含操作原理，其中(a)蕴含操作电路，(b)蕴含操作P IMPq真值表；
[0021]图2为N = 4的位单元；
[0022]图3 为 M = 8，N = 4 的 CMU ;
[0023]图4为由M = 8，N = 4的处理器中加法器的逻辑结构示意图；
[0024]图5为M = 8的A-CMU与B-CMU相连的逻辑结构；
[0025]图6为计算存储部件；
[0026]图7为计算与存储融合的处理器结构；
[0027]图8为控制部件的控制流程。
【具体实施方式】
[0028]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0029]由于现有技术中的忆阻器用来做计算，并没有说明计算所需的数据是如何得到的，计算结果往往也是保存在临近的单元内，这样下一次对计算结果进行操作会比较困难。而本发明公开了基于忆阻器的非易失性的一套数据传输、算术运算、逻辑运算和移位操作的实现方案，并公开了一种计算和存储融合的处理器阵列结构。由于本发明具有计算和存储功能，在其他一些既需要计算也需要存储功能的部件中均可以使用本发明。例如图像处理器(GPU)、路由器等等。
[0030]本发明实施例中，基于忆阻器的计算与存储融合的处理器结构，包括计算存储部件和控制部件；计算存储部件包括X个融合单元和X个通信单元，每一个融合单元连接一个通信单元，各个通信单元相互连接构成一个通信网络，X为大于等于2的正整数。控制部件用于根据指令产生相应控制信号，连接CMU之间的通信网络，选择操作数地址、结果存放地址，当操作需要用到其他CMU时，其能寻找空闲的一个或多个CMU，用以实现所做的操作。
[0031]其中融合单元具体是指计算与存储融合单元(Computing&MemoryUnit，CMU)，X个所述CMU中，执行单个指令时，使用Y个上述CMU单元，通过通信网络相互连接，执行后结果保存在这Y个单元里的任意一个之中，其中X彡Y > O。
[0032]一个融合单元包括M个位单元和M-1个列开关，M个位单元的M条位线均连接一个通信单元，相邻两个位单元的位线端之间连接一个列开关;M为大于等于I的正整数。
[0033]一个位单元包括包括一个电阻、一个行开关和N个忆阻器，第一忆阻器的一端作为第一选择线，另一端通过依次串联的行开关和电阻接地；第二忆阻器的一端作为第二选择线，另一端连接至第一忆阻器的另一端；第三忆阻器的一端作为第三选择线，另一端连接至第二忆阻器的另一端；……第N忆阻器的一端作为第N选择线，另一端连接至第N-1忆阻器的另一端；N为大于等于I的正整数。
[0034]作为本发明的一个实施例，电阻的阻值需远大于忆阻器低阻态时的阻值且远小于忆阻器高阻态时的阻值，优选为:忆阻器的高阻态的阻值与低阻态时的阻值的乘积的开平方。
[0035]上述基于忆阻器的计算与存储融合的新型处理器单元结构，其一个位单元结构包括第I忆阻器、第2忆阻器、第3忆阻器……第N忆阻器、第I选择线、第2选择线、第3选择线……第N选择线、I条位线、I个行开关、I个电阻，其中N多I。当N= I时，单个的CMU不能进行蕴含操作，N = 2时，单个CMU才可以做蕴含操作，N越大，单个CMU能进行的操作越多。
[0036]第I忆阻器的输入端作为电路的第I选择线输入端，所述的第2忆阻器的输入端作为电路的第2选择线输入端，所述的第3忆阻器的输入端作为电路的第3选择线输入端……所述的第N忆阻器的输入端作为电路的第N选择线输入端；所述第I忆阻器、第2忆阻器、第3忆阻器……第N忆阻器的另一端连接在所述的位线上，连接在所述行开关一侧；所述行开关另一侧与所述电阻串联，所述电阻另一侧接地。
[0037]其CMU的结构以M个位(bit)进行设计，包括M个位单元、M-1个列开关，由M个位单元中的第I忆阻器构成第I组忆阻器、M个I位单元中的第2忆阻器构成第2组忆阻器、M个位单元中的第3忆阻器构成第3组忆阻器……M个位单元中的第N忆阻器构成第N组忆阻器，每一组有M个忆阻器，其中M彡I。当总的忆阻器个数相同，M也相同时，N越大，CMU单元数越少，网络的开销越小。
[0038]其中第I组忆阻器选择线相连，构成第I组选择线；第2组忆阻器选择线相连，构成第2组选择线；第3组忆阻器选择线相连，构成第3组选择线……第N组忆阻器选择线相连，构成第N组选择线，其中通过一组选择线，可在这一组内选择一个或多个忆阻器。有M条位线，相邻两条位线通过一个列开关相连，第I位线与第2位线之间连接一个列开关，第2位线与第3位线之间连接一个列开关，依此类推。
[0039]上述计算与存储融合的新型处理器结构，其特征在于，包括X个通信单元，每个通信单元连接一个CMU，各个CMU间通过通信网络连接，当CMU两两相连时，其连接特点是根据控制信号将A-CMU的第一位线可以与B-CMU的第一位线相连，A-CMU的第二位线可以与B-CMU的第二位线相连，……A-CMU的第M位线可以与B-CMU的第M位线相连；也可以将A-CMU和单元B-CMU错一位或错多位相连，如A-CMU的第一到M-1位线与B-CMU的第二到M位线相连，或者A-CMU的第三到M位线与B-CMU的第一到M-2位线相连，等等。
[0040]每个忆阻器数据都有固定的地址，先选择到该忆阻器所在的CMU，再在CMU内通过选择线找到该忆阻器。
[0041]该选择线能够选择到该数据的具体某一位或某几位忆阻器。
[0042]选择线选择需要写“ I ”的某一位或某几位，在选择线上施加第三电压VSET，再选择需要写“O”的某一位或某几位，在选择线上加电压VaEAK。
[0043]在本发明实施例中，一个计算与存储融合单元，N = 4时位单元参见图2所示，当M=8时，每字节数据用一个选择线来选中这一字节数据，一字节数据由8个忆阻器表示，每个忆阻器表示一位数据。全加器结构由4个CMU组成，其中两两CMU经通信网络相连，具体组成如图3、图4和图5所示。计算存储部件的结构设计如图6所示，计算与存储融合的新型处理器结构如图7所示，可以通过控制部件确定数据存储的CMU位置，再通过选择线确定数据的具体位置；控制部件流程图如图8所示。
[0044](一)N小于4时，M为任意正整数，具体操作方法相同，为了便于说明，现以N = 2，M = 8为例详述如下:
[0045]第一融合单元A-CMU中有8个位单元，一个位单元中有2个忆阻器，8个位单元中的第一忆阻器构成了第I组忆阻器仏，第I组忆阻器A1中各个第一忆阻器分别记为:Au、A1,PA1^A1,PA1^A1,QA1^A1V 8个位单元中的第二忆阻器构成了第2组忆阻器A2，第2组忆阻器 A2中各个第二忆阻器分别记为:A 2,i'A2 3N A2；4> A2，5、A2，6、A2，7、A2j8o
[0046]第二融合单元B-CMU中有8个位单元，一个位单元中有2个忆阻器，8个位单元中的第一忆阻器构成了第I组忆阻器，第I组忆阻器中各个第一忆阻器分别记为:Β1Λ、B1,2,
个位单元中的第二忆阻器构成了第2组忆阻器，第2组忆阻器中各个第二忆阻器分别记为:B2;1、B2，2、B2，3、B2，4、B2，5、B2，6、B2，7、B2；8o
[0047]同理，第三融合单元C-CMU、第四融合单元D-CMU、第五个融合单元E-CMU、第六个融合单元F-CMU、第七个融合单元G-CMU和第八个融合单元H-CMU，每一个CMU均有8个位单元，一个位单元有2个忆阻器，8个位单元中的第一忆阻器构成了第I组忆阻器，分别为Cp Dp Ep Fp Gp H1;8个位单元中的第二忆阻器构成了第2组忆阻器，分别为C 2、D2、E2、F2、G2、H2 ο
[0048](I)数据传输
[0049]数据X存储于第一融合单元A-CMU中的第I组忆阻器A1中，采用上述处理器将数据X传输至第二融合单元B-CMU中的第I组忆阻器B1*，具体操作如下:
[0050](1.1)通过在第二融合单元B-CMU中的第I组忆阻器B1和第2组