所述倍压电路111包括：第一PMOS晶体管P1、驱动反相器112、第二PMOS晶体管P2、第三PMOS晶体管P3、第二NMOS晶体管N4。所述第一PMOS晶体管P1的漏极接一工作电 压VDD，所述第一PMOS晶体管P1的源极接一第一节点a，所述第一PMOS晶体管P1的栅极 接一第二节点b。在本实施例中，所述第一PMOS晶体管P1为薄栅氧PMOS晶体管，较佳的， 所述第一PMOS晶体管P1的栅极氧化层厚度均小于40人，例如18人、25人、30A等等。
[0033] 所述驱动反相器112的输入端接收一第一信号CK1，所述驱动反相器112的输 出端接所述第二PMOS晶体管P2的栅极，所述第二PMOS晶体管P2的源极和漏极相连 后，连接所述第一节点a。此外，所述第二PMOS晶体管P2的衬底亦连接源极和漏极。在 本实施例中，所述第二PMOS晶体管P2为薄栅氧PMOS晶体管，一般的薄栅氧指栅极氧化 层的厚度小于40人，较佳的，所述第二PMOS晶体管的栅极氧化层厚度均小于40人，例如 18A、25A、30A等等。
[0034] 所述第三PM0S晶体管P3的栅极接收所述第一信号CK1，所述第三PM0S晶体管P3 的源极连接所述第一节点a，所述第三PM0S晶体管P3的漏极连接所述第二节点b。在本实 施例中，所述第三PMOS晶体管P3为厚栅氧PMOS晶体管，较佳的，所述第三PMOS晶体管的 栅极氧化层厚度均为60人~200人，例如120人、180人等等。
[0035] 所述第二NM0S晶体管N2的栅极接收所述第一信号CK1，所述第二NM0S晶体管N2 的源极接低电压，所述第二NM0S晶体管N2的漏极连接所述第二节点b。在本实施例中，所 述第二NM0S晶体管为厚栅氧NM0S晶体管，较佳的，所述第二NM0S晶体管的栅极氧化层厚 度均为60A~200A，例如112〇A、180A等等。
[0036] 如图1所示，所述第一NM0S晶体管N1的源极和漏极相连，所述第一NM0S晶体管 N1的衬底接地，所述第二节点b向所述第一NM0S晶体管N1的源极和漏极提供一第二信号 CK2〇
[0037] 所述提升电容电路11用于电荷泵，以积累电荷，将输入电压升压至较高的输出电 压。如图2所示，所述电荷泵1包括n级所述提升电容电路，分别为第1级所述提升电容电 路11-1、第2级所述提升电容电路11-2.....第n级所述提升电容电路11-n。每一级所述 提升电容电路中第一NM0S晶体管N1的栅极依次连接后，连接所述电荷泵1的输出端V0UT， 输出端V0UT用于向存储单元提供输出电压。此外，在本实施例中，前一级所述提升电容电 路和后一级所述提升电容电路之间、最后一级所述提升电容电路和输出端V0UT之间均具 有一开关单元K。
[0038] 在本实施例中，所述第一信号CK1的有效电压为所述工作电压VDD。参考图3,在 图3中，横坐标t表示时间。在tl时刻，所述第一信号CK1变为有效，电压为工作电压VDD， 此时，所述第一NM0S晶体管N1将所述第二节点b的电压拉低为0,所述第二信号CK2无效， 电压为〇,所述第一NM0S晶体管N1的栅极输出的提升电压为0,第二信号CK3为0。
[0039] 在t2时刻，所述第一信号CK1变为无效，电压为0,此时，所述第二PM0S晶体管P2 将所述第一节点a的电压拉高，所述第一节点a的电压为2XVDD，所述第三PM0S晶体管P3 将2XVDD的电压传递给所述第二节点b，所述第二节点b的电压为2XVDD，所述第二信号 CK2有效，电压为2XVDD，所述第一NM0S晶体管N1的栅极输出的提升电压为2XVDD，第二 信号CK3由电压VI提升为V1+2XVDD。所述第一NM0S晶体管N1的栅极作为提升电容，n 级所述提升电容电路积累n个所述第一NM0S晶体管N1的栅极的电荷，输出给输出端V0UT。
[0040] 此时，所述第一NM0S晶体管N1的栅极提升的电压幅度约为2XVDD，面积效率为：
[0041]
[0042] 其中，C1为所述第一NM0S晶体管N1的单位面积电容，C2为所述第二PM0S晶体管 P2的单位面积电容，C为单位面积电容数值。一般的，C1大于C2,所以，面积效率会提高。 以所述提升电容电路11为90nm工艺为例，面积效率约为1. 25XCXVDD，单位面积的所传输 的电荷提尚，面积效率提尚。
[0043] 在tl时刻，所述第一信号CK1变为有效，重复上述过程。
[0044] 显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精 神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围 之内，则本发明也意图包含这些改动和变型在内。
【主权项】
1. 一种提升电容电路，其特征在于，包括第一 NMOS晶体管和倍压电路，所述第一 NMOS 晶体管的栅极用于提供提升电压，所述倍压电路包括： 第一 PMOS晶体管，所述第一 PMOS晶体管的漏极接一工作电压，所述第一 PMOS晶体管 的源极接一第一节点，所述第一 PMOS晶体管的栅极接一第二节点； 驱动反相器，所述驱动反相器的输入端接收一第一信号； 第二PMOS晶体管，所述第二PMOS晶体管的栅极接所述驱动反相器的输出端，所述第二 PMOS晶体管的源极和漏极相连后，连接所述第一节点； 第三PMOS晶体管，所述第三PMOS晶体管的栅极接收所述第一信号，所述第三PMOS晶 体管的源极连接所述第一节点，所述第三PMOS晶体管的漏极连接所述第二节点； 第二NMOS晶体管，所述第二NMOS晶体管的栅极接收所述第一信号，所述第二匪OS晶 体管的源极接低电压，所述第二NMOS晶体管的漏极连接所述第二节点； 其中，所述第一 NMOS晶体管的源极和漏极相连，所述第二节点向所述第一 NMOS晶体管 的源极和漏极提供一第二信号。2. 如权利要求1所述的提升电容电路，其特征在于，所述第一信号的有效电压为所述 工作电压。3. 如权利要求2所述的提升电容电路，其特征在于，当所述第一信号的有效时，所述第 二信号无效；当所述第一信号的无效时，所述第二信号有效，所述第二信号的有效电压为两 倍的所述工作电压。4. 如权利要求1所述的提升电容电路，其特征在于，所述第一 NMOS晶体管为厚栅氧 NMOS晶体管。5. 如权利要求4所述的提升电容电路，其特征在于，所述第一 NMOS晶体管的栅极氧化 层厚度为6〇A~20〇A。6. 如权利要求1所述的提升电容电路，其特征在于，所述第一 PMOS晶体管和第二PMOS 晶体管均为薄栅氧PMOS晶体管。7. 如权利要求6所述的提升电容电路，其特征在于，所述第一 PMOS晶体管和第二PMOS 晶体管的栅极氧化层厚度均小于40Λ。8. 如权利要求1所述的提升电容电路，其特征在于，所述第三PMOS晶体管为厚栅氧 PMOS晶体管，所述第二NMOS晶体管为厚栅氧NMOS晶体管。9. 如权利要求8所述的提升电容电路，其特征在于，所述第三PMOS晶体管和第二NMOS 晶体管的栅极氧化层厚度均为60Α~200Α。10. -种电荷泵，其特征在于，包括η级如权利要求1至9中任一项所述的提升电容电 路，η级所述提升电容电路中第一 NMOS晶体管的栅极依次连接，η为正整数，且η多2。
【专利摘要】本发明揭示了一种提升电容电路，包括第一NMOS晶体管和倍压电路，所述倍压电路包括：第一PMOS晶体管的漏极接一工作电压，源极接一第一节点，栅极接一第二节点；驱动反相器的输入端接收一第一信号；第二PMOS晶体管的栅极接所述驱动反相器的输出端，第二PMOS晶体管的源极和漏极相连后，连接所述第一节点；第三PMOS晶体管的栅极接收所述第一信号，源极连接所述第一节点，漏极连接所述第二节点；第二NMOS晶体管的栅极接收所述第一信号，源极接低电压，漏极连接所述第二节点；第一NMOS晶体管的源极和漏极相连，第二节点向所述第一NMOS晶体管的源极和漏极提供一第二信号。本发明还揭示了一种包括所述提升电容电路的电荷泵。所述提升电容电路和电荷泵的面积效率高。
【IPC分类】H02M3/07
【公开号】CN104883052
【申请号】CN201510310618
【发明人】杨光军
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2015年9月2日
【申请日】2015年6月7日