半导体装置及制造所述半导体装置的方法
【专利说明】半导体装置及制造所述半导体装置的方法发明领域
[0001 ]本说明书公开的技术涉及半导体装置和制造所述半导体装置的方法。
【背景技术】
[0002]日本专利申请公开第2013-48230号(JP2013-48230A)公开了形成有IGBT和二极管的半导体装置。半导体装置的IGBT包括势皇区和柱区。势皇区是具有高η型杂质浓度的η型区，并形成在体区的下侧上。柱区从半导体基板的顶表面延伸到势皇区。在半导体装置中，IGBT的体区(P型)和IGBT的势皇区(η型)形成ρη结。使得ρη结难以通过柱区导通。即，由于势皇区经由柱区连接到上部电极，所述势皇区的电位接近上部电极的电位。即使当使得上部电极变成比下部电极高的电位的电压被施加到半导体装置时，高电压也不施加到上述的ρη结。因此，难以从体区向漂移区供给空穴。因此，在半导体装置中，主电流并非通过以上描述的ρη结流动，而是通过柱区和所述势皇区流动。此后，当施加的电压切换到相反的方向时，由于漂移区中的空穴排出到上部电极，电流(相对于上述的ρη结的反向电流)瞬时流向半导体装置。然而，在半导体装置中，由于难以向漂移区供给空穴，所述当施加电压被切换时将要排出到上部电极的空穴是缺乏的，以及反向电流是小的。因此，半导体装置具有优良的反向恢复特性。
[0003]在JP2013-48230A的半导体装置中，当IGBT关断时，耗尽层从体区和势皇区的ρη结扩展至其周围。此时，当势皇区中的η型杂质浓度高时，耗尽层在体区中广泛地延伸。当耗尽层这样地在体区中广泛地延伸时，体区的电阻变高。当体区的电阻高时，由于当IGBT导通时体区的电位可能是高的，体区和发射极区之间的ρη结可能被导通。结果是，由发射极区、体区和势皇区形成的寄生ηρη晶体管可能被导通，从而IGBT可能引起闩锁。
【发明内容】
[0004]在本说明书中，提供了具有势皇区和柱区并且较小可能引起闩锁的半导体装置，以及制造所述半导体装置的方法。
[0005]根据本发明的第一方面的半导体装置包括半导体基板、上部电极、下部电极、和栅电极。上部电极形成在所述半导体基板的顶表面上。下部电极形成在所述半导体基板的底表面上。在所述半导体基板中，形成发射极区、体区、柱区、势皇区、漂移区、集电极区和阴极区。所述发射极区具有η型杂质并且连接到所述上部电极。所述体区具有P型杂质，形成在所述发射极区的横向侧上和下侧上，并且连接到所述上部电极。所述柱区具有η型杂质，形成在所述体区的横向侧上，沿着从所述半导体基板的所述顶表面到所述体区的下端的深度延伸，并连接到所述上部电极，且通过所述体区与所述发射极区分隔。所述势皇区具有η型杂质，形成在所述体区和所述柱区的下侧上，并通过所述体区与所述发射极区分隔。所述漂移区具有η型杂质，形成在所述势皇区的下侧上，通过所述势皇区与所述发射极区分隔，并且具有比所述势皇区中的η型杂质浓度低的η型杂质浓度。所述集电极区具有P型杂质，形成在所述漂移区的下侧上，连接到所述下部电极，并通过所述漂移区与所述势皇区分隔。所述阴极区具有η型杂质，形成在所述漂移区的下侧上，连接到所述下部电极，通过所述漂移区与所述势皇区分隔，并具有比所述漂移区中的所述η型杂质浓度高的η型杂质浓度。穿过所述发射极区、所述体区和所述势皇区并到达所述漂移区的沟槽形成在所述半导体基板的所述顶表面上。所述沟槽的内表面覆盖有栅极绝缘膜。所述栅电极布置在所述沟槽中。在所述柱区和所述势皇区中沿深度方向的η型杂质浓度分布具有在所述柱区中的极大值。进一步地，所述η型杂质浓度分布沿所述深度方向比在所述柱区中的所述极大值深的侧上具有折点。
[0006]上述η型杂质浓度分布是指通过消除浓度的测量期间产生的噪声而获得的分布。因此，上述极大值和折点不包含由噪声产生的极大值和折点。另外，折点是指杂质浓度分布的斜率不连续地改变处的点。
[0007]在半导体装置中，在所述柱区和所述势皇区中沿深度方向的η型杂质浓度分布沿所述深度方向在比所述柱区的所述极大值深的侧上具有折点。即，所述η型杂质浓度分布在比所述柱区的极大值深的侧上具有所述折点。这样的分布可以通过在注入和扩散η型杂质以形成势皇区的步骤中将η型杂质分布到比柱区深的位置来获得。当这样地形成势皇区时，由于从柱区扩散的η型杂质难以在势皇区存在，所以可以降低势皇区的η型杂质浓度。因此，在半导体装置中，IGBT不太可能引起闩锁。
[0008]在上述的半导体装置中，η型杂质浓度分布可具有在势皇区中的极大值。
[0009]可以通过使用于形成势皇区的η型杂质注入的注入深度比用于形成柱区的η型杂质注入的注入深度深，来获得这样的分布。根据这样的结构，可以进一步降低势皇区中的η型杂质浓度。
[0010]在上述的半导体装置中，P型下部体区可以形成在势皇区和漂移区之间。下部体区将势皇区和漂移区分隔，通过势皇区与体区分隔，并且可以通过漂移区与集电极区和阴极区分隔。
[0011]根据这样的结构，能够防止高电场施加到体区的角部。因此，可以改进半导体装置的雪崩电阻。
[0012]上面描述的半导体装置可以在柱区中具有小于IX 115个原子/cm3的P型杂质浓度的平均值。
[0013]根据这样的结构，由于可以进一步降低柱区中的η型杂质浓度，因此也可以进一步降低势皇区中的η型杂质浓度。
[0014]本发明的第二方面提供制造包括半导体基板、上部电极、下部电极、和栅电极的半导体装置的方法。该制造的方法包括:通过在半导体基板中注入η型杂质来形成势皇区，并通过在半导体基板中注入η型杂质来形成柱区。此制造的方法进一步包括:当形成势皇区时使η型杂质分布到比形成有柱区的区深的位置。
[0015]根据该制造的方法，可以降低势皇区中的η型杂质浓度。
[0016]上述制造的方法可进一步包括:使当形成所述势皇区时所述η型杂质的平均停止位置比当形成所述柱区时所述η型杂质的平均停止位置深。
[0017]根据该制造的方法，可以进一步降低势皇区中的η型杂质浓度。
[0018]上面描述的制造的方法可以进一步包括通过在半导体基板中注入P型杂质来形成体区。此外，上述制造的方法可包括:当形成所述体区时，通过掩蔽形成所述柱区的区的至少一部分，来在所述半导体基板中注入P型杂质。
[0019]根据该制造的方法，由于在柱区的至少一部分中没有注入p型杂质，因此可以降低柱区中的η型杂质浓度。由此，也可以降低势皇区中的η型杂质浓度。
【附图说明】
[0020]将在下面参照附图描述本发明的示范性实施例的特征、优点和技术和工业意义，其中相似的标记指代相似的元件，并且其中:
[0021]图1是本发明的实施例1的半导体装置10的竖直剖视图；
[0022]图2是示出在柱区24和势皇区26中在其下侧上沿深度方向的杂质浓度分布的曲线图；
[0023]图3是示出在对应于图2的位置中在各个注入步骤中注入的杂质的分布的曲线图；
[0024]图4是示出了在本发明的实施例2的半导体装置中，对应于图2的杂质浓度分布的曲线图；
[0025]图5是示出了在本发明的实施例2的半导体装置中，对应于图3的杂质浓度分布的曲线图；
[0026]图6是示出了在本发明的实施例3的半导体装置中，对应于图2的杂质浓度分布的曲线图；
[0027]图7是示出了在本发明的实施例3的半导体装置中，对应于图3的杂质浓度分布的曲线图；以及
[0028]图8是本发明的实施例4的半导体装置的竖直剖视图。
【具体实施方式】