专利名称：显示装置的制作方法
技术领域：
本发明涉及显示装置，特别涉及具有移位缓存器电路的显示装置。
背景技术：
在先前技术中，已知有一种自举(bootstrap)型反向器电路(参照例如专利文献1)。
图19系显示先有的自举型反向器电路的电路图。参照图19，先有的自举型反向器电路包括n沟道晶体管NT101、NT102、NT103、NT104，以及电容C101。晶体管NT101的源极系连接于节点ND102，其漏极系连接于正侧电位VDD。该晶体管NT101的栅极系连接于节点ND101。电容C101连接于晶体管NT101的栅极与源极之间。此外，晶体管NT102的源极系连接于节点ND101，其漏极系连接于正侧电位VDD。该晶体管NT102的栅极系有输入信号供入。
此外，晶体管NT103的源极系连接于负侧电位VSS，其漏极系连接于节点ND102。晶体管NT104的源极系连接于负侧电位VSS，其漏极系连接于节点ND101。此外，晶体管NT103以及NT104的栅极系有时钟信号CLK供入。
有关图19所示的先有的自举型反向器电路的动作，首先，当输入信号变为H电平，且时钟信号变为L电平时，晶体管NT102会变为导通(ON)状态，而晶体管NT103以及NT104会变为不导通(OFF)状态。因此，节点ND101的电位会上升至H电平(VDD)，故晶体管NT101会变为导通状态。因此，节点ND102的电位会向VDD侧上升。此时，节点ND101的电位(晶体管NT101的栅极电位)会以电容C101维持着晶体管NT101的栅极-源极间电压的方式，随节点ND102的电位(晶体管NT101的源极电位)的上升而上升。藉此，由于节点ND102的电位上升时，晶体管NT101会保持常时导通状态，故节点ND102的电位会上升至VDD。其结果会输出H电平(VDD)的输出信号。此外，此时的节点ND101的电位系大于VDD。
之后，在输入信号变为L电平，而时钟信号CLK变为H电平时，晶体管NT102会变为不导通状态而晶体管NT103以及NT104会形成导通状态。藉此，节点ND102的电位会降低至L电平。结果会输出L电平(VSS)的输出信号。
此外，藉由以串联方式连接多个上述的自举型反向器电路，即可做为驱动液晶显示装置或有机电场发光(Electroluminescence；EL)显示装置的栅极线或漏极线的移位缓存器电路使用。
日本特许第2921510号公报(IPCH03K 19/094)发明内容[发明所欲解决的课题]然而，图19所示的先有的自举型反向器电路中，如上所述，因节点ND101的电位大于VDD，因此会产生施加于与负侧电位VSS连接的晶体管NT104的偏压大于VDD与VSS间的电位差的问题。因而有晶体管NT104的特性容易劣化的问题。其结果会有在将包含先有的自举型反向器电路的移位缓存器电路使用在驱动液晶显示装置或有机EL显示装置的栅极线或漏极线的电路时，会产生液晶显示装置或有机EL显示装置的扫描特性降低的问题。
本发明系为解决上述课题而完成者，本发明的目的之一在于提供一种可抑制扫描特性降低的显示装置。
为达成上述目的，本发明的一态样的显示装置，系具备有连接多个第1电路部而成的移位缓存器电路，该第1电路部包括连接于第1电位侧，且响应时钟信号而导通的第1导电型的第1晶体管；连接于第2电位侧的第1导电型的第2晶体管；以及连接于前述第1晶体管的栅极与第2电位之间，且具有相互电性连接的2个栅极电极的第1导电型的第3晶体管。
在此一态样的显示装置中，如上所述，系将连接于第1晶体管的栅极与第2电位间的第3晶体管，做成具有彼此电性连接的2个栅极电极的构造，藉此，由于施加于第3晶体管的电压会藉由2个栅极电极分配于与各栅极电极对应的源极-漏极间，因此即使施加于第3晶体管的偏压大于第1电位与第2电位间的电位差时，第3晶体管的与各栅极电极对应的源极-漏极间，亦会施加小于第1电位与第2电位间的电位差的电压。藉此，可抑制因对第3晶体管施加大于第1电位与第2电位的电位差的偏压而导致的第3晶体管的特性劣化，而抑制包含移位缓存器电路的显示装置的扫描特性的降低。此外，使第1晶体管、第2晶体管以及第3晶体管形成为第1导电型，相较于形成包含两种导电型晶体管的移位缓存器电路的情形，可减少离子注入步骤次数以及离子注入屏蔽的屏蔽数。而达到简化制程，降低制造成本的目的。
在上述态样的显示装置中，最好第1电路部另包含有连接于第1晶体管的栅极与供给时钟信号的时钟信号线之间，且具有相互电性连接的2个栅极电极的连接成二极管的第4晶体管。以上述构成，可利用连接成二极管的第4晶体管，防止时钟信号线与第1晶体管的栅极间的电流逆流，因此可确实地使第1晶体管的栅极-源极间的电压维持在阈值电压以上。藉此，即可确实地使第1晶体管保持导通状态。此外，藉由将第4晶体管构成为具有2个栅极电极的构造，施加于第4晶体管的电压可藉由2个栅极电极分配至与各栅极电极对应的源极-漏极间，因此即使施加于第4晶体管的偏压大于第1电位与第2电位间的电位差，在与第4晶体管的各栅极电极对应的源极-漏极间，仍会施加小于第1电位与第2电位间的电位差的电压。藉此，即可抑制因对第4晶体管施加大于第1电位与第2电位的电位差的偏压而导致第4晶体管的特性的劣化，而抑制包含移位缓存器电路的显示装置的扫描特性的降低。
在上述态样的显示装置中，最好，第1电路部另包含有连接于第1晶体管的栅极与供给时钟信号的时钟信号线之间，且响应于可获得与第3晶体管的导通状态期间不重叠的导通状态期间的信号而导通的第4晶体管。藉由上述构成，因第3晶体管与第4晶体管不会同时形成导通状态，故可防止贯通电流经由第3晶体管与第4晶体管而流通于第2电位与时钟信号线之间的情形。其结果可获得一种可抑制因第3晶体管的特性劣化而造成的扫描特性的降低，并抑制消耗电力的增加的显示装置。
在上述态样的显示装置中，最好，第1电路部另包含有连接于第1晶体管的栅极，且响应第1信号而导通的第4晶体管；以及连接于第4晶体管与第1电位之间，且响应于可获得与输入第1信号的第4晶体管的导通状态期间不重叠的导通状态期间的第2信号而导通的第5晶体管。根据上述构造，第4晶体管以及第5晶体管的其中一方，会经常维持不导通状态，因此即使连接于第2电位的第3晶体管为导通状态，亦可抑制贯通电流经由第3晶体管、第4晶体管以及第5晶体管而流通于第1电位与第2电位之间的情形。其结果，可获得一种可抑制因第3晶体管的特性劣化而造成的扫描特性的降低，并抑制消耗电力的增加的显示装置。
在上述态样的显示装置中，最好于第1晶体管的栅极与源极间连接有电容。藉由此构成，可容易地以维持着连接有电容的第1晶体管的栅极-源极间电压的方式，使第1晶体管的栅极电位随着第1晶体管的源极电位的上升或下降而上升或下降。藉此可轻易地将第1晶体管维持在导通状态。其结果，可使第1电路部的输出信号(第1晶体管的源极电位)上升或下降至第1电位。特别是，此时，由于第1晶体管的栅极电位的上升或下降，第3晶体管的偏压会大于第1电位与第2电位之间的电位差，因此藉由上述具有2个栅极电极的第3晶体管的电压分配，可有效防止第3晶体管的特性劣化。
在上述态样的显示装置中，最好，第3晶体管具有可在第2晶体管呈导通状态时，使前述第1晶体管不导通的机能。藉由上述构成，可避免第1晶体管与第2晶体管同时呈导通状态的情形，而防止贯通电流经由第1晶体管与第2晶体管而流通于第1电位与第2电位之间的情形。
在上述态样的显示装置中，最好，至少第1晶体管、第2晶体管以及第3晶体管为p型场效晶体管。藉由上述构成，不同于n型场效晶体管，因p型场效晶体管无需为LDD(Lightly Deped Drain；低掺杂漏极)构造，故可使制程更为简化。
在上述态样的显示装置中，最好，移位缓存器电路系应用于用以驱动漏极线的移位缓存器电路，及用以驱动栅极线的移位缓存器电路的至少一方。藉由上述构成，在包含用以驱动漏极线的移位缓存器电路的显示装置中，可轻易抑制扫描特性的劣化，而在包含用以驱动栅极线的移位缓存器电路的显示装置中，亦可轻易地抑制扫描特性的劣化。此外，同时应用于用以驱动漏极线的移位缓存器电路与用以驱动栅极线的移位缓存器电路两者时，可更进一步抑制显示装置的扫描特性的劣化。
图1为显示本发明的第1实施形态的液晶显示装置的平面图。
图2为构成图1所示的第1实施形态的液晶显示装置的H驱动器的移位缓存器电路的电路图。
图3为用以说明具有2个栅极电极的p沟道晶体管的构造的模式图。
图4为图2所示的第1实施形态的液晶显示装置的H驱动器的移位缓存器电路的时序图。
图5为构成本发明的第2实施形态的液晶显示装置的V驱动器的移位缓存器电路的电路图。
图6为图5所示的第2实施形态的液晶显示装置的V驱动器的移位缓存器电路的时序图。
图7为显示本发明的第3实施形态的液晶显示装置的平面图。
图8为构成图7所示的第3实施形态的液晶显示装置的H驱动器的移位缓存器电路的电路图。
图9为用以说明具有2个栅极电极的n沟道晶体管的构造的模式图。
图10为图8所示的第3实施形态的液晶显示装置的H驱动器的移位缓存器电路的时序图。
图11为构成本发明的第4实施形态的液晶显示装置的V驱动器的移位缓存器电路的电路图。
图12为图11所示的第4实施形态的液晶显示装置的V驱动器的移位缓存器电路的时序图。
图13为显示本发明的第5实施形态的有机EL显示装置的平面图。
图14为显示本发明的第6实施形态的有机EL显示装置的平面图。
图15为构成本发明的第7实施形态的液晶显示装置的H驱动器以及V驱动器的移位缓存器电路的第1电路部的电路图。
图16为构成本发明的第8实施形态的液晶显示装置的H驱动器以及V驱动器的移位缓存器电路的第1电路部的电路图。
图17为构成本发明的第9实施形态的液晶显示装置的H驱动器以及V驱动器的移位缓存器电路的第1电路部的电路图。
图18为构成本发明的第10实施形态的液晶显示装置的H驱动器以及V驱动器的移位缓存器电路的第1电路部的电路图。
图19为显示先有的自举型反向器电路的电路图。
1、11、21、31显示部2、12、22、32像素2a、22a、22b p沟道晶体管2b、12b像素电极2c、12c对向电极2d、12d液晶2e、12e、22c、32c辅助电容3、13水平开关 4、14H驱动器5、15V驱动器4a1、4a2、4a3、5a1、5a2、14a1、14a2、14a3、15a1、15a2 移位缓存器电路4b1、4c1、4b2、4c2、4b3、4c3、5b11、5b12、5b13、5b21、5b22、5b23、14b1、14c1、14b2、14c2、14b3、14c3、15b11、15b12、15b13、15b21、15b22、15b23第1电路部5c1、5c2、15c1、15c2第2电路部6 驱动IC 6a 信号产生电路6b电源电路12a、32a、32b n沟道晶体管22d、32d阳极 22e、32e阴极22f、32f有机EL元件 50、60、70、80基板90、95栅极绝缘膜 91、92、96、97栅极电极91a、92a、96a、97a 源极领域91b、92b、96b、97b 漏极领域91c、92c、96c、97c 沟道领域
C1、C11、C12、C21、C31、C32、C101电容NT1至NT4、NT11至NT18、NT21至NT25、NT30至NT35、NT101至NT104 n沟道晶体管PT1至PT4、PT11至PT18、PT20至PT25、PT31至PT35p沟道晶体管R1高电阻TG1 转移闸具体实施方式
以下，根据图式说明本发明的实施形态。
(第1实施形态)图1为显示本发明的第1实施形态的液晶显示装置的平面图。图2为构成图1所示的第1实施形态的液晶显示装置的H驱动器的移位缓存器电路的电路图。图3为用以说明具有2个栅极电极的p沟道晶体管的构造的模式图。
首先，参照图1，在第1实施形态中，基板50上设有显示部1。此外，在图1的显示部1中显示有1像素份的构成。在该显示部1中，像素2系配置为矩阵状。各像素2系由p沟道晶体管2a、像素电极2b、与像素电极2b相向配置的各像素2共通的相向电极2c、夹在像素电极2b与相向电极2c间的液晶2d、以及辅助电容2e所构成。此外，p沟道晶体管2a的源极系连接于漏极线，其漏极系与像素电极2b以及辅助电容2c连接。该p沟道晶体管2a的栅极则连接于栅极线。
此外，系沿着显示部1的一边，在基板50上设置用以驱动(扫描)显示部1的漏极线的水平开关(HSW)3以及H驱动器4。此外，沿着显示部1的另一边，在基板50上设有用以驱动(扫描)显示部1的栅极线的V驱动器5。此外，在图1中虽仅显示2个水平开关3，但可视实际的像素数配置水平开关。此外，关于H驱动器4以及V驱动器5，在图1中仅显示了2个构成该等驱动器的移位缓存器，但可视实际的像素数配置。此外，在基板50外部设置有驱动IC6。此驱动IC6系具备信号产生电路6a以及电源电路6b。由驱动IC6对H驱动器4供给视频信号Video、激活信号HST、时钟信号HCLK、正侧电位HVDD以及负侧电位HVSS。此外，系由驱动IC6对V驱动器5供给激活信号VST、时钟信号VCLK、使能信号ENB、正侧电位VVDD以及负侧电位VVSS。此外，正侧电位HVDD以及VVDD，系本发明的「第2电位」的一例，负侧电位HVSS以及VVSS，系本发明的「第1电位」的一例。
此外，如图2所示，在H驱动器4的内部，设有多段的移位缓存器电路4a1、4a2以及4a3。此外，在图2中，为简化图面，仅图标了3段的移位缓存器电路4a1、4a2以及4a3，但实际上系视像素数来设置段数。此外，第1段移位缓存器电路4a1，系由第1个第1电路部4b1以及第2个第1电路部4c1所构成。第1个第1电路部4b1包括p沟道晶体管PT1、PT2以及PT3；连接成二极管的p沟道晶体管PT4；以及连接于p沟道晶体管的源极-漏极间而形成的电容C1。此外，p沟道晶体管PT1、PT2、PT3以及PT4分别为本发明的「第1晶体管」、「第2晶体管」、「第3晶体管」以及「第4晶体管」的一例。此外，与第1个第1电路部4b1相同，第2个第1电路部4c1包括p沟道晶体管PT1、PT2、PT3及PT4，以及电容C1。此外，不同于上述第1个第1电路部4b1，第2个第1电路部4c1尚包含有高电阻R1。
在第1实施形态中，设置于第1个第1电路部4b1以及第2个第1电路部4c1的p沟道晶体管PT1至PT4，与构成电容C1的p沟道晶体管，均为由p型MOS晶体管(场效晶体管)所形成的TFT(薄膜晶体管)所构成。以下p沟道晶体管PT1至PT4，均称为晶体管PT1至PT4。
此外，在第1实施形态中，晶体管PT3以及PT4，如图3所示，分别具有相互电性连接的2个栅极电极91以及92。具体而言，一边的栅极电极91与另一边的栅极电极92，系分别隔着栅极绝缘膜90而形成于一边的沟道领域91c以及另一边的沟道领域92c上。此外，一边的沟道领域91c，系形成为夹在一边的源极领域91a与一边的漏极领域91b之间的形态，而另一边的沟道领域92c，则形成为夹在另一边的源极领域92a与另一边的漏极领域92b之间的形态。此外，漏极领域91b与源极领域92a，系由共通的杂质领域所构成。
如图2所示，在第1个第1电路部4b1中，晶体管PT1的源极系连接于节点ND2，其漏极则连接于负侧电位HVSS。晶体管PT1的栅极系连接于节点ND1，且晶体管PT1的栅极系被供给时钟信号HCLK1。晶体管PT2的源极系连接于正侧电位HVDD，其漏极系连接于节点ND2。该晶体管PT2的栅极系被供给激活信号HST。
在第1实施形态中，晶体管PT3系连接于晶体管PT1的栅极与正侧电位HVDD之间。该晶体管PT3的栅极系被供给激活信号HST。此外，晶体管PT3系为了在晶体管PT2呈导通状态时使晶体管PT1形成不导通状态而设置。藉此，可抑制晶体管PT2与晶体管PT1同时变为导通状态。
此外，在第1实施形态中，电容C1系连接于晶体管PT1的栅极与源极之间。此外，晶体管PT4系连接于晶体管PT1的栅极与时钟信号线(HCLK1)之间。藉由该晶体管PT4，可抑制时钟信号HCLK1的H电平的脉冲电压从时钟信号线(HCLK1)逆流至电容C1。
此外，第2个第1电路部4c1中的电路构造，基本上系与第1个第1电路部4b1的电路构造相同。但是，在第2个第1电路部4c1中，晶体管PT1的源极以及晶体管PT2的漏极系分别连接至节点ND4，而晶体管PT1的栅极则连接至节点ND3。另外，高电阻R1系连接于晶体管PT4与时钟信号线(HCLK1)之间。
此外，从节点ND4(输出节点)输出第1段的移位缓存器电路4a1的输出信号SR1。该输出信号SR1系被供给至水平开关3。
水平开关3包括多个晶体管PT20、PT21以及PT22。此外，在图2中为求简化仅图标3个晶体管PT20、PT21以及PT22，但实际上系依照像素的数量而设置。晶体管PT20、PT21以及PT22的栅极，系分别与第1段至第3段的移位缓存器电路4a1至4a3的输出SR1、SR2、SR3连接。此外晶体管PT20至PT22的漏极系分别与各段的漏极线连接。此外，P沟道晶体管PT20、PT21以及PT22的源极系分别与一条视频信号线(Video)连接。此外，第1段的移位缓存器电路4a1的节点ND4(输出节点)系连接第2段的移位缓存器电路4a2。
第2段的移位缓存器电路4a2，系由第1个第1电路部4b2以及第2个第1电路部4c2所构成。该第2段的移位缓存器电路4a2的第1个第1电路部4b2以及第2个第1电路部4c2的电路构造，系与上述第1段的移位缓存器电路4a1的第1个第1电路部4b1以及第2个第1电路部4c1的电路构造相同。此外，从第2段的移位缓存器电路4a2的输出节点输出输出信号SR2。另外，第2段的移位缓存器电路4a2的输出节点系连接第3段的移位缓存器电路4a3。移位缓存器电路4a1至4a3的输出SR1至SR3系被输入根据视频信号线的数目(例如输入红(R)、绿(G)、以及蓝(B)等3种视频信号Video时为3条)而设置的水平开关3的栅极。
第3段的移位缓存器电路4a3，系由第1个第1电路部4b3以及第2个第1电路部4c3所构成。该第3段的移位缓存器电路4a3的第1个第1电路部4b3以及第2个第1电路部4c3的电路构造，系分别与上述第1段的移位缓存器电路4a1的第1个第1电路部4b1以及第2个第1电路部4c1的电路构造相同。此外，系从第3段的移位缓存器电路4a3的输出节点输出输出信号SR3。另外，第3段的移位缓存器电路4a3的输出节点系连接第4段的移位缓存器电路(未图标)。
第4段之后的移位缓存器电路的电路构造，系与上述第1段至第3段的移位缓存器电路4a1至4a3的电路构造相同。此外，在上述第2段的移位缓存器电路4a2中，系连接有时钟信号线(HCLK2)。另外，上述第3段的移位缓存器电路4a3，与第1段的移位缓存器电路4a1相同，系连接有时钟信号线(HCLK1)。如此，多数段的移位缓存器电路，系交互连接有时钟信号线(HCLK1)以及时钟信号线(HCLK2)。此外，后段的移位缓存器电路系与前段的移位缓存器电路的输出节点连接。
图4系图2所示的第1实施形态的液晶显示装置的H驱动器的移位缓存器电路的时序图。此外，在图4中，SR1、SR2、SR3以及SR4，系分别显示第1段、第2段、第3段以及第4段的移位缓存器电路的输出信号。接着，参照图2以及图4说明第1实施形态的液晶显示装置的H驱动器的移位缓存器电路的动作。
首先，在初期状态下，H电平(HVDD)的激活信号HST，系被输入第1段的移位缓存器电路4a1的第1个第1电路部4b1。藉此，第1个第1电路部4b1的晶体管PT2以及PT3会形成不导通状态，且晶体管PT1会变为导通状态，因此节点ND2的电位会形成L电平。因此，在第2个第1电路部4c1中，晶体管PT2以及PT3会形成导通状态。藉此，节点ND3的电位会形成H电平，因此晶体管PT1变为不导通状态。如此，在第2个第1电路部4c1中，晶体管PT2会形成导通状态，且晶体管PT1会形成不导通状态，因此，节点ND4系形成H电平。藉此，在初期状态下，会从第1段的移位缓存器电路4a1输出H电平的输出信号SR1。
在从第1段的移位缓存器电路4a1输出H电平的输出信号SR1的状态下，输入L电平(HVSS)的激活信号HST时，在第1个第1电路部4b1中，晶体管PT2以及PT3会形成导通状态。藉此，节点ND1以及ND2的电位会同时形成H电平，故晶体管PT1会保持在不导通状态。此外，藉由节点ND2的电位变为H电平，在第2个第1电路部4c1中，晶体管PT2以及PT3会变为不导通状态。此时，节点ND3的电位会被保持在H电平的状态，因此，晶体管PT1会维持不导通状态。因此，由于节点ND4的电位系保持在H电平，故会从第1段的移位缓存器电路4a1输出H电平的输出信号SR1。
接着，在第1个第1电路部4b1中，系透过晶体管PT4而输入有L电平(HVSS)的时钟信号HCLK1。此时，晶体管PT3系变为导通状态，因此节点ND1的电位会维持在H电平。藉此，晶体管PT1会保持不导通状态。此外，时钟信号HCLK1在L电平的期间中，贯通电流系经由晶体管PT4以及PT3而流通于时钟信号线(HCLK1)与正侧电位HVDD之间。
另一方面，在第2个第1电路部4c1中，亦透过高电阻R1与晶体管PT4而输入有L电平(HVSS)的时钟信号线HCLK1。此时，由于晶体管PT3系变为不导通状态，因此由于节点ND3的电位变为L电平，晶体管PT1会变为导通状态。此时，由于高电阻R1，晶体管PT1不易形成导通状态，因此晶体管PT1变为导通状态时的应答速度会变慢。
此时，在第2个第1电路部4c1中，由于晶体管PT2系形成不导通状态，因此节点ND4的电位会经由导通状态的晶体管PT1而向HVSS侧降低。此时，节点ND3的电位(晶体管PT1的栅极电位)系以电容C1维持着晶体管PT1的栅极-源极间电压的方式，随着节点ND4的电位(晶体管PT1的源极电位)的降低而降低。此外，除晶体管PT3为不导通状态外，在连接成二极管的晶体管PT4中，来自时钟信号线(HCLK1)的H电平信号不会逆流至节点ND3侧，因此，电容C1的保持电压(晶体管PT1的栅极-源极电压)得以维持。藉此，当节点ND4的电位降低时晶体管PT1会维持常态的导通状态，因此节点ND4的电位会降至HVSS。其结果，会从第1段的移位缓存器电路4a1输出L电平的输出信号SR1。
此外，在第2个第1电路部4c1中，节点ND4的电位降低至HVSS时的节点ND3的电位系小于HVSS。因此，施加于与正侧电位HVDD连接的晶体管PT3的偏压会大于HVDD与HVSS的电位差。此外，时钟信号HCLK1变为H电平(HVDD)时，施加于与时钟信号线(HCLK1)连接的晶体管PT4的偏压也会大于HVDD与HVSS的电位差。
接着，在第1个第1电路部4b1中，输入H电平(HVDD)的激活信号HST时，晶体管PT2以及晶体管PT3会变为不导通状态。在该状况下，节点ND1以及节点ND2会在维持H电平的状态下变为浮动状态。因此，不会对其他部份造成影响，故可维持从第1段的移位缓存器电路4a1输出L电平的输出信号SR1。
接着，在第1个第1电路部4b1中，再度经由晶体管PT4而输入L电平(HVSS)的时钟信号HCLK1。藉此，晶体管PT1会变为导通状态，因此节点ND2的电位会向HVSS侧降低。此时，节点ND1的电位，会以电容C1维持着晶体管PT1的栅极-源极间电压的方式随着节点ND2的电位的降低而降低。此外，除晶体管PT3为不导通状态外，在连接成二极管的晶体管PT4中，来自时钟信号线(HCLK1)的H电平信号不会逆流至节点ND1侧，因此，会维持电容C1的保持电压。藉此，当节点ND2的电位降低时晶体管PT1会维持常态的导通状态，因此节点ND2的电位会降至HVSS。因此，第2个第1电路部4c1的晶体管PT2以及PT3会变为导通状态。此外，节点ND2的电位降低至HVSS时的节点ND1的电位会低于HVSS。
此时，根据第1实施形态，在第2个第1电路部4c1中，晶体管PT1系藉由晶体管PT3而变为不导通状态，藉此可抑制晶体管PT1与晶体管PT2同时变为导通状态的情形。因此，可抑制贯通电流经由晶体管PT1与晶体管PT2而流通于正侧电位HVDD与负侧电位HVSS之间。
此外，在第2个第1电路部4c1中，藉由晶体管PT2变为导通状态，且晶体管PT1变为不导通状态，节点ND4的电位由HVSS上升至HVDD而变为H电平。因此，会从第1段的移位缓存器电路4a1输出H电平的输出信号SR1。
如上所述，在第1实施形态的移位缓存器电路4a1中，在L电平的激活信号HST被输入第1个第1电路部4b1时，于输入L电平的时钟信号HCLK1后，会从第2个第1电路部4c1输出L电平的输出信号SR1。此外，在H电平的输出信号SR1被输入第1个第1电路部4b1时，再一次输入L电平的时钟信号HCLK1，则从第2个第1电路部4c1输出的输出信号SR1会变为H电平。
此外，从第1段的移位缓存器电路4a1的第2个第1电路部4c1输出的输出信号SR1，系被输入第2段的移位缓存器电路4a2的第1个第1电路部4b2。在第2段的移位缓存器电路4a2中，当第1个第1电路部4b2被输入第1段的移位缓存器电路4a1的L电平的输出信号SR1时，只要输入H电平的时钟信号HCLK1以及L电平的时钟信号HCLK2，便会从第2个第1电路部4c2输出L电平的输出信号SR2。另外，在第3段的移位缓存器电路4a3中，当第1个第1电路部4b3被输入第2段的移位缓存器电路4a2的L电平的输出信号SR2时，只要输入L电平的时钟信号HCLK1以及H电平的时钟信号HCLK2，便会从第3个第1电路部4c3输出L电平的输出信号SR3。如此，随着前段的移位缓存器电路的输出信号被输入下一段的移位缓存器电路，变为L电平的时序相错的时钟信号HCLK1以及HCLK2，会交互被输入各段的移位缓存器电路。藉此，从各段的移位缓存器电路输出的L电平的输出信号的时序会产生移位。
藉由将时序移位的L电平的信号输入水平开关3的晶体管PT20、PT21以及PT22的栅极，晶体管PT20、PT21以及PT22会逐一形成导通状态。藉此，可由视频信号线Video对各段的漏极线供给视频信号，因此各段的漏极线会依序被驱动(扫描)。此外，连接于一条栅极线的各段的漏极线的扫描完成后，即选择下一栅极线。然后，再度依序对各段的漏极线进行扫描后，再选择下一栅极线。藉由重复进行该动作直到完成连接于最后的栅极线的各段漏极线的扫描为止，而结束1画面的扫描。
在第1实施形态中，如上所述，藉由使连接在晶体管PT1的栅极与正侧电位HVDD之间的晶体管PT3形成具有相互电性连接的2个栅极电极91以及92的构造，施加于晶体管PT3的电压，会以大致一半的程度(电压分配比率系根据晶体管大小而变动)分配到与一方的栅极电极91对应的源极-漏极间，以及与另一方的栅极电极92对应的源极-漏极间。因此，当施加于晶体管PT3的偏压大于HVSS与HVDD的电位差时，晶体管PT3的与一方的栅极电极91对应的源极-漏极间以及与另一方的栅极电极92对应的源极-漏极间，会分别被施加小于HVSS与HVDD的电位差的电压。藉此，可抑制因对晶体管PT3施加大于HVSS与HVDD的电位差的偏压，而导致p沟道晶体管PT3的特性劣化的情形，因此，可抑制包含具有移位缓存器电路4a1至4a3的H驱动器4的液晶显示装置的扫描特性的降低。
此外，根据第1实施形态，在P沟道晶体管PT1的栅极与时钟信号线(HCLK)之间的晶体管PT4中，亦形成具有相互电性连接的2个栅极电极91以及92的构造，因此与上述的晶体管PT3相同，即使施加于晶体管PT4的偏压大于HVSS与HVDD的电位差时，亦可抑制晶体管PT4的特性的劣化。结果，可避免因晶体管PT4的特性的劣化，导致包含移位缓存器电路4a1至4a3的液晶显示装置的扫描特性的降低。
此外，根据第1实施形态，藉由全部以p型的MOS晶体管(场效晶体管)所形成的TFT(薄膜晶体管)来构成设置在第1个第1电路部4b1以及第2个第1电路部4c1的晶体管PT1至PT4，以及构成电容C1的晶体管，较诸于形成包含2种导电型晶体管的移位缓存器电路，可减少离子注入步骤次数以及离子注入屏蔽的数量。藉此不仅可简化制程，同时可删减制造成本。此外，p型场效晶体管不同于n型场效晶体管，无须做成LDD(Lightly Doped Drain)构造，因此可进一步简化制程。
(第2实施形态)图5系为构成本发明的第2实施形态的液晶显示装置的V驱动器的移位缓存器电路的电路图。参照图5，说明在在第2实施形态中，不同于上述第1实施形态，将本发明应用于用以驱动(扫描)栅极线的V驱动器的情形。
亦即，根据第2实施形态的液晶显示装置的V驱动器5，如图5所示，设有多数段的移位缓存器电路5a1以及5a2。此外，在图5中，为求简化图面而仅图标2段的移位缓存器电路5a1以及5a2。此外，第1段的移位缓存器电路5a1系由第1个第1电路部5b11；第2个第1电路部5b12与第3个第1电路部5b13；以及第2电路部5c1。第1个第1电路部5b11包含有晶体管PT1、PT2以及PT3；连接成二极管的晶体管PT4；藉由连接晶体管的源极-漏极间而形成的电容C1。此外，第2电路部5c1，包含有分别与上述第1个第1电路部5b11的晶体管PT1、PT2、PT3及PT4以及电容C1对应的晶体管PT11、PT12、PT13及PT14以及电容C11。此外，晶体管PT11、PT12、PT13以及PT14系分别为本发明的「第1晶体管」、「第2晶体管」、「第3晶体管」以及「第4晶体管」的一例。此外，第2电路部5c1，不同于上述第1个第1电路部5b11，尚包含有晶体管PT15、PT16以及PT17；连接成二极管的晶体管PT18；藉由连接晶体管的源极-漏极间而形成的电容C12。
在此，在第2实施形态中，设置在第1个第1电路部5b11以及第2电路部5c1的晶体管PT1至PT14以及PT11至PT18；以及构成电容C1、C11以及C12的晶体管，均系由p型的MOS晶体管(场效晶体管)所形成的TFT(薄膜晶体管)所构成。
此外，在第2实施形态中，晶体管PT3、PT4、PT13、PT14、PT17以及PT18系分别与图3所示的第1实施形态相同，形成具有彼此电性连接的2个栅极电极的构造。
此外，如图5所示，在第1个第1电路部5b11中，晶体管PT1的源极系连接于节点ND2，其漏极系连接于负侧电位VVSS。该晶体管PT1的栅极系连接于节点ND1，且晶体管PT1的栅极系被供给时钟信号VCLK1。晶体管PT2的源极系连接于正侧电位VVDD，其漏极系连接于节点ND2。该晶体管PT2的栅极系被供给激活信号VST。
在此，在第2实施形态中，晶体管PT3系连接于晶体管PT1的栅极与正侧电位VVDD之间。该晶体管PT3的栅极系被供给激活信号VST。此外，晶体管PT3系为了在晶体管PT2为导通状态时将晶体管PT1设定为不导通状态而设置。藉此，可抑制晶体管PT2与晶体管PT1同时变为导通状态。
此外，在第2实施形态中，电容C1系连接于晶体管PT1的栅极与源极之间。此外，晶体管PT4系连接于晶体管PT1的栅极与时钟信号线(VCLK1)之间。藉由该晶体管PT4，可抑制时钟信号线VCLK1的H电平的脉冲电压从时钟信号线(VCLK1)逆流至电容C1。
此外，第2个第1电路部5b12以及第3个第1电路部5b13的电路构成，系与上述第1个第1电路部5b11的电路构成相同。另外，第1个第1电路部5b11、第2个第1电路部5b12以及第3个第1电路部5b13系以串联方式连接。此外，第2电路部5c1系连接于第3个第1电路部5b13的节点ND2。
此外，在第2电路部5c1中，晶体管PT11、PT12、PT13、PT14以及电容C11，基本上系分别连接于与第1个第1电路部5b11的晶体管PT1、PT2、PT3、PT4以及电容C1对应的位置。但在第2电路部5c1中，晶体管PT11的源极以及晶体管PT12的漏极，系分别连接于节点ND12，而晶体管PT11的栅极则连接于节点ND11。
此外，晶体管PT15系连接于负侧电位VVSS与晶体管PT11之间。该晶体管PT15的栅极系连接于节点ND13，晶体管PT15的栅极系被供给反转使能信号XENB。此外，电容C12系连接于晶体管PT15的栅极与源极之间。晶体管PT16系与晶体管PT12共同构成转移闸(transfergate)TG1。
此外，晶体管PT17的源极系连接于正侧电位VVDD，其漏极系连接于节点ND13。在晶体管PT17的栅极系被供给反转使能信号ENB。而晶体管PT18则连接于晶体管PT15的栅极与反转使能信号线(XENB)之间。
此外，第1段的移位缓存器电路5a1的输出信号gate1系从节点ND12(输出节点)输出。栅极线系连接于该节点ND12。此外，第2段的移位缓存器电路5a2则连接于节点ND12。
第2段的移位缓存器电路5a2系由第1个第1电路部5b21、第2个第1电路部5b22、第3个第1电路部5b23以及第2电路部5c2所构成。该第2段的移位缓存器电路5a2的第1个第1电路部5b21、第2个第1电路部5b22以及第3个第1电路部5b23的电路构成，系分别与上述的第1段的移位缓存器电路5a1的第1个第1电路部5b11的电路构成相同。此外，第2段的移位缓存器电路5a2的第2电路部5c2，系与上述的第1段的移位缓存器电路5a1的第2电路部5c1的电路构成相同。此外，系从第2段的移位缓存器电路5a2的输出节点输出输出信号gate2。栅极线系连接于该第2段的移位缓存器电路5a2的输出节点。另外，第2段的移位缓存器电路5a2的输出节点系连接第3段的移位缓存器电路(未图标)。此外，第3段以后的移位缓存器电路的电路构成，系与上述的第1段的移位缓存器电路5a1的电路构成相同。
图6为图5所示的第2实施形态的液晶显示装置的V驱动器的移位缓存器电路的时序图。此外，在图6中，gate1、gate2、gate3以及gate4系分别表示从第1段、第2段、第3段以及第4段的移位缓存器电路输出至栅极线的输出信号。接着，参照图5以及图6，说明第2实施形态的液晶显示装置的V驱动器的移位缓存器电路的动作。
图5所示的第2实施形态的第1段的移位缓存器电路5a1的第1个第1电路部5b11以及第2个第1电路部5b12的构成，相当于图2所示的第1实施形态的第1段的移位缓存器电路4a1的第1个第1电路部4b1以及从第2个第1电路部4c1中去除高电阻R1的构成。因此，响应第2实施形态的第1段的移位缓存器电路5a1的第1个第1电路部5b11以及第2个第1电路部5b12的激活信号VST以及时钟信号VCLK1而进行的动作，系相当于响应图2所示的第1实施形态的第1段的移位缓存器电路4a1的第1个第1电路部4b1以及第2个第1电路部4c1的激活信号HST以及时钟信号CLK1而进行的动作。
亦即，首先，在初期状态下，高电平(VVDD)的激活信号VST系被输入第1段的移位缓存器电路5a1的第1个第1电路部5b11。藉此，利用与上述第1实施形态的H驱动器4相同的动作，从第2个第1电路部5b12输出H电平信号。该H电平信号，被输入第3个第1电路部5b13的晶体管PT2以及PT3的栅极。藉此，因第3个第1电路部5b13的晶体管PT2以及PT3形成导通状态，故L电平的信号得以从第3个第1电路部5b13输出。
从该第3个的第1电路部5b13输出的L电平信号，被输入第2电路部5c1的晶体管PT13的栅极以及转移闸TG1的其中一方的栅极。藉此，因第2电路部5c1的晶体管PT13以及转移闸TG1会形成导通状态，故节点ND12的电位形成H电平。因此，在初期状态下，H电平的输出信号gate1会持续从第1段的移位缓存器电路5a1输出到栅极线。
在该状态下，在输入L电平(VVSS)的激活信号VST时，利用与上述第1实施形态的H驱动器4相同的动作，H电平信号会从第2个第1电路部5b12输出，因此与初期状态相同，H电平的输出信号gate1会从第1段的移位缓存器电路5a1持续被输出到栅极线。
接着，在输入L电平(VVSS)的时钟信号VCLK1时，藉由进行与上述第1实施形态的H驱动器4相同的动作，从第2个第1电路部5b12输出L电平的信号。因该L电平的信号被输入第3个第1电路部5b13的晶体管PT2以及PT3的栅极，故晶体管PT2以及PT3会形成导通状态。此时，因第3个第1电路部5b13的晶体管PT1系呈导通的状态，因此会从第3个第1电路部5b13输出H电平的信号。该H电平信号，系被输入第2电路部5c1的晶体管PT13的栅极以及转移闸TG1的其中一方的栅极。此时，因使能信号ENB系保持在H电平(VVDD)，故转移闸TG1形成不导通状态。此外，节点ND11系在保持于H电平的状态下形成浮动状态，故晶体管PT11会持续保持不导通状态。藉此，从第1段的移位缓存器电路5a1输出的H电平的输出信号gate1会持续被输出到栅极线。
接着，藉由在输入H电平(VVDD)的激活信号VST时，亦进行与上述第1实施形态的H驱动器4相同的动作，可从第2个第1电路部5b12持续输出L电平信号。藉此，从第1段的移位缓存器电路5a1输出的H电平的输出信号gate1会持续被输出到栅极线。
接着，在使能信号ENB变为L电平(VVSS)的同时，反转使能信号XENB会形成H电平(VVDD)。藉此，在第2电路部5c1中，输入有L电平的使能信号ENB的转移闸TG1会形成导通状态。此外，由于L电平的使能信号ENB亦被输入晶体管PT17的栅极，故晶体管PT17亦形成导通状态。藉此，因节点ND13的电位变为H电平，故栅极连接于节点ND13的晶体管PT15会形成不导通状态。藉此，因节点ND12的电位变为H电平，因此从第1段的移位缓存器电路5a1输出的H电平的输出信号gate1会持续被输出到栅极线。
接着，在使能信号ENB变为L电平(VVSS)的状态下，经由第3个第1电路部5b13的晶体管PT14而输入L电平(VVSS)的时钟信号VCLK2。此时，由于第3个第1电路部5b13的晶体管PT2以及PT3系呈导通状态，因此第3个第1电路部5b13的节点ND1的电位会保持在H电平。藉此，第3个第1电路部5b13的晶体管PT1会形成不导通状态，因此可从第3个第1电路部5b13输出H电平信号。该H电平信号，系被输入第2电路部5c1的晶体管PT13的栅极以及转移闸TG1的其中一方的栅极。藉此，晶体管PT13保持不导通状态。相对地，在转移闸TG1的另一方的栅极因输入有L电平的ENB信号，故转移闸TG1会保持在导通状态。
另一方面，第2电路部5c1，亦经由晶体管PT14而输入有L电平(VVSS)的时钟信号VCLK2。藉此，因节点ND11的电位会变为L电平，故晶体管PT11形成导通状态。然而，此时因使能信号ENB系L电平，故P沟道晶体管PT17会保持在导通状态。因此，由于晶体管PT15系保持在不导通状态，故节点ND12被保持在H电平。藉此，在该状态下，H电平的输出信号gate1会持续从第1段的移位缓存器电路5a1输出到栅极线。
之后，使能信号ENB会形成H电平(VVDD)，而反转使能信号XENB会变为L电平(VVSS)，藉此，转移闸TG1与晶体管PT17形成不导通状态。此外，经由晶体管PT18而有L电平的反转使能信号XENB输入其栅极的晶体管PT15系变为导通状态。
此外，此时的节点ND13的电位，系由于电容C12的功能而形成为低于VVSS的电位。因此施加于与正侧电位VVDD连接的晶体管PT17的偏压，系大于VVDD与VVSS的电位差。此外，在反转使能信号XENB变为H电平(VVDD)时，施加于与反转使能信号线(XENB)连接的晶体管PT18的偏压，亦会大于VVDD与VVSS的电位差。
藉此，可在晶体管PT11以及PT15形成导通状态时，使转移闸TG1变为不导通状态，因此节点ND12的电位，会由于电容C11以及C12的功能而降低至VVSS而成为L电平。因此，L电平的输出信号gate1会从第1段的移位缓存器电路5a1输出至栅极线。在该状态下，即使时钟信号VCLK1变为L电平(VVSS)，从第1段的移位缓存器电路5a1输出到栅极线的输出信号gate1也会保持在L电平。
此外，节点ND12的电位降低至VVSS时，节点ND11的电位会变得低于VVSS。因此，施加于与正侧电位VVDD连接的晶体管PT13的偏压，系大于VVDD与VVSS的电位差。此外，当时钟信号VCLK2变为H电平(VVDD)时，施加于与时钟信号线(VCLK2)连接的晶体管PT14的偏压，会大于VVDD与VVSS的电位差。
接着，藉由使能信号ENB变为L电平(VVSS)时，反转使能信号XENB变为H电平(VVDD)，转移闸TG1与晶体管PT17会形成导通状态。因晶体管P17形成导通状态而使得节点NB13的电位变为H电平。藉此，栅极连接在节点ND13的晶体管PT15会形成不导通状态。因此，由于转移闸TG1形成导通状态，且晶体管PT15形成不导通状态，节点ND12的电位会变为H电平。藉此，H电平的输出信号gate1可从第1段的移位缓存器电路5a1输出至栅极线。
此外，从第1段的移位缓存器电路5a1输出的H电平的输出信号gate1，亦输入第2段的移位缓存器电路5a2的第1电路部5b21。第2段以后的移位缓存器电路，藉由前段的移位缓存器电路所输出的输出信号、时钟信号VCLK1以及VCLK2、使能信号ENB以及反转使能信号，进行与上述第1段的移位缓存器电路5a1相同的动作。藉此，各段的栅极线会依序被驱动(扫描)。此时，在使能信号ENB为L电平的期间，因移位缓存器电路的输出系被强制保持在H电平，因此藉由如图6所示的时序，将使能信号ENB设定为L电平，即可防止前段的移位缓存器电路与后段的移位缓存器电路的L电平的输出信号产生重叠。
在第2实施形态中，如上所述，藉由构成具有相互电性连接的2个栅极电极的晶体管PT3、PT4、PT13、PT14、PT17以及PT18，而与上述第1实施形态相同，即使施加于晶体管PT3、PT4、PT13、PT14、PT17以及PT18的偏压大于VVSS与VVDD的电位差，由于偏压系以大约一半的程度(电压的分配比率系依照晶体管的大小而变)分配在晶体管PT3、PT4、PT13、PT14、PT17以及PT18的与各个栅极电极对应的源极-漏极间，因此可抑制晶体管PT3、PT4、PT13、PT14、PT17以及PT18的特性劣化。结果，可抑制因晶体管PT3、PT4、PT13、PT14、PT17以及PT18的特性劣化而导致包含具有移位缓存器电路5a1以及5a2的V驱动器的液晶显示装置的扫描特性的降低。
此外，第2实施形态的其它效果，系与上述第1实施形态相同。
(第3实施形态)图7为显示本发明的第3实施形态的液晶显示装置的平面图。图8为构成图7所示的第3实施形态的液晶显示装置的H驱动器的移位缓存器电路的电路图。图9为用以说明具有2个栅极电极的n沟道晶体管的构造的模式图。在第3实施形态中，系说明利用n沟道晶体管构成驱动(扫描)漏极线的H驱动器的例子。
首先，参照图7，在该第3实施形态的显示装置中，显示部11系配置于基板60上。此外，图7的显示部11系显示1像素份的构成。另外，以矩阵状配置于显示部11中的各像素12，系由n沟道晶体管12a；像素电极12b；与像素电极12b相向配置的各像素12共通的相向电极12c；夹置于像素电极12b与相向电极12c之间的液晶12d；以及辅助电容12e所构成。此外，n沟道晶体管12a的源极系与像素电极12b与辅助电容12c连接，其漏极则连接于漏极线。该n沟道晶体管12a的栅极系连接于栅极线。此外，系以沿着显示部11的一边的方式，在基板60上配置用以驱动(扫描)显示部11的漏极线的水平开关(HSW)13以及H驱动器14。此外，以沿着显示部11的另一边的方式，在基板60上配置用以驱动(扫描)显示部11的栅极线的V驱动器15。此外，有关水平开关13，在图7中仅图标2个开关，但可根据像素的数量配置。此外，关于H驱动器14以及V驱动器15，在图7中仅图标2个构成驱动器的晶体管，但亦可根据像素的数量配置。
此外，如图8所示，在H驱动器14的内部，配置有多段的移位缓存器电路14a1、14a2以及14a3。此外，在图8中，为简化图面，仅图标了3段的移位缓存器电路14a1、14a2以及14a3，但实际系根据像素的数量配置段数。此外，第1段的移位缓存器电路14a1系由第1个第1电路部14b1以及第2个第1电路部14c1所构成。另外，第1个第1电路部14b1包括n沟道晶体管NT1、NT2以及NT3；连接成二极管的n沟道晶体管NT4；连接n沟道晶体管的源极-漏极间而形成的电容C1。此外，与上述第1个第1电路部14b1相同，第2个第1电路部14c1包括n沟道晶体管NT1、NT2、NT3 及NT4；以及电容C1。此外，第2个第1电路部14c1，不同于上述的第1个第1电路部14b1，另包含有高电阻R1。
此外，第2段的移位缓存器电路14a2系由第1个第1电路部14b2以及第2个第1电路部14c2所构成，而第3段的移位缓存器电路14a3系由第1个第1电路部14b3以及第2个第1电路部14c3所构成。此外，第2段的移位缓存器电路14a2以及第3段的移位缓存器电路14a3的电路构成，系与上述第1段的移位缓存器电路14a1的电路构成相同。
在此，在第3实施形态中，配置于第1个第1电路部14b1以及第2个第1电路部14c1的n沟道晶体管NT1至NT4；以及构成电容C1的n沟道晶体管，均由n沟道的MOS晶体管(电界场效晶体管)所形成的TFT(薄膜晶体管)构成。以下，n沟道晶体管NT1至NT4，系分别称为晶体管NT1至NT4。
此外，在第3实施形态中，晶体管NT3以NT4，如图9所示，系以具有相互电性连接的2个栅极电极96以及97的方式形成。具体而言，一方的栅极电极96以及另一方的栅极电极97，系分别隔着栅极绝缘膜95而形成于一方的沟道领域96c以及另一方的沟道领域97c上。此外，一方的沟道领域96c系以夹在一方的具有低浓度杂质领域与高浓度杂质领域的LCD(Lightly Deped Drain)构造的源极领域96a，与一方的LDD构造的漏极领域96b之间的方式形成，而另一方的沟道领域97c则以夹在另一方的LDD构造的源极领域97a，与另一方的LDD构造的漏极领域97b之间的方式形成。此外，漏极领域96b与源极领域97a，具有共通的高浓度杂质领域。
此外，如图8所示，晶体管NT2以及NT3的源极系分别连接于负侧电位HVSS，而晶体管NT1的漏极则连接于正侧电位HVDD。
该第3实施形态的移位缓存器电路14a1的上述以外的部分的构成，系与上述第1实施形态的移位缓存器电路4a1(参照图2)相同。
此外，水平开关13包括多个晶体管NT30、NT31以及NT32。晶体管NT30、NT31以及NT32的栅极，系分别连接第1段至第3段的移位缓存器电路14a1至14a3的输出SR1、SR2以及SR3。此外，晶体管NT30至NT32的源极系分别连接于各段的漏极线。此外，晶体管NT30至NT32的漏极系连接在1条视频信号线Video上。此外，视频信号线的数量，例如输入有红(R)、绿(G)以及蓝(B)等3种视频信号Video时其数量为3条。
图10为图8所示的第3实施形态的液晶显示装置的H驱动器的移位缓存器电路的时序图。参照图10，在该第3实施形态的移位缓存器电路中，系将使图4所示的第1实施形态的移位缓存器电路的时序图的时钟信号CLK1、HCLK2，以及激活信号HST的H电平与L电平逆转而成的波形的信号，分别做为时钟信号HCLK1、HCLK2以及激活信号HST而输入。藉此，会从第3实施形态的液晶显示装置的移位缓存器电路输出具有可使从图4所示的第1实施形态的移位缓存器电路的输出信号SR1至SR4的H电平与L电平逆转的波形的信号。该第3实施形态的移位缓存器电路的上述以外的动作，系与上述的第1实施形态的移位缓存器电路4a1相同。
在第3实施形态中，藉由上述构成方式，可获得能抑制包含H驱动器14的液晶显示装置的扫描特性的降低与消耗电流的增加的与第1实施形态相同的效果。
(第4实施形态)图11为构成本发明的第4实施形态的液晶显示装置的V驱动器的移位缓存器电路的电路图。在该第4实施形态中，说明有关以n沟道晶体管构成用以驱动(扫描)栅极线的V驱动器。
参照图11，在V驱动器15的内部，系配置有多个移位缓存器电路15a1以及15a2。此外，在图11中，为简化图面，图中仅显示2段的移位缓存器电路15a1以及15a2。此外，第1段的移位缓存器电路15a1系由第1个第1电路部15b11、第2个第1电路部15b12及第3个第1电路部15b13、以及第2电路部15c1所构成。
第1个第1电路部15b11包括晶体管NT1、NT2及NT3；连接成二极管的晶体管NT4；以及连接晶体管的源极-漏极间而形成的电容C1。此外，第1段的移位缓存器电路15a1的第2电路部15c1包括分别与上述第1个第1电路部15b11的晶体管NT1、NT2、NT3及NT4以及电容C1对应的晶体管NT11、NT12、NT13及NT14以及电容C11。此外，第2电路部15c1，不同于上述第1电路部15b11，另包含晶体管NT15、NT16及NT17；连接成二极管的晶体管NT18；以及连接晶体管的源极-漏极间而形成的电容C12。
此外，第1段的移位缓存器电路15a1的第2个第1电路部15b12以及第3个第1个电路部15b13的电路构成，系与第1个第1电路部15b11的电路构成相同。此外，第2段的移位缓存器电路15a2系由第1个第1电路部15b21、第2个第1个电路部15b22、及第3个第1个电路部15b23；以及第2电路部15c2所构成。此外，第2段的移位缓存器电路15a2的电路构成系与上述第1段的移位缓存器电路15a1的电路构成相同。
在此，在第4实施形态中，设于第1个第1电路部15b11以及第2电路部15c1的晶体管NT至NT4以及NT11至NT18，以及构成电容C1、C11以及C12的晶体管，均由n型的MOS晶体管(电界场效晶体管)所形成的TFT(薄膜晶体管)构成。
此外，在第4实施形态中，与图9所示的第3实施形态相同，晶体管NT3、NT4、NT13、NT14、NT17以及NT18，系以分别具有相互电性连接的2个栅极电极的方式形成。
此外，如图11所示，晶体管NT2、NT3、NT12、NT13、NT16以及NT17的源极系分别连接负侧电位VVSS，而晶体管NT1以及NT15的漏极系连接正侧电位VVDD。
该第4实施形态的移位缓存器电路15a1以及15a2的上述部分以外的构成，系与上述第2实施形态的移位缓存器电路5a1(参照图5)相同。
图12为图11所示的第4实施形态的液晶显示装置的V驱动器的移位缓存器电路的时序图。参照图12，在该第4实施形态的V驱动器的移位缓存器电路中，系将使图6所示的第2实施形态的移位缓存器电路的时序图的时钟信号VCLK1、VCLK2，以及激活信号VST的H电平与L电平逆转而成的波形的信号，分别做为时钟信号VCLK1、VCLK2以及激活信号VST而输入。藉此，可从第4实施形态的液晶显示装置的V驱动器的移位缓存器电路中，输出具有可使图6所示的第2实施形态的移位缓存器电路所输出的输出信号gte1至gate4的H电平与L电平产生逆转的波形的信号。该第4实施形态的移位缓存器电路的上述以外的动作，系与上述第2实施形态的移位缓存器电路5a1相同。
在第4实施形态中，藉由上述构成方式，可获得能抑制包含V驱动器15的液晶显示装置的扫描特性的降低与消耗电流的增加的与上述第2实施形态相同的效果。
(第5实施形态)图13为显示本发明的第5实施形态的有机EL显示装置的平面图。参照图13，在第5实施形态中，系说明有关将本发明应用于有机EL显示装置的例子。
在第5实施形态的有机EL显示装置中，如图13所示，在基板70上配置有显示部21。此外，图13的显示部21，系显示1像素份的构成。此外，显示部21中配置为矩阵状的各像素22系由2个p沟道晶体管22a以及22b(以下称为晶体管22a以及22b)；辅助电容22c；阳极22d；阴极22e；以及夹置于阳极22d与阴极22e之间的有机EL元件22f所构成。晶体管22a的栅极系连接于栅极线。此外，晶体管22a的源极系连接于漏极线。另外，晶体管22a的漏极则与辅助电容22c以及晶体管22b的栅极连接。此外，晶体管22b的漏极系与阳极22d连接。另外，H驱动器4内部的电路构成，系与图2所示的使用P沟道晶体管的移位缓存器电路的H驱动器4的构成相同。此外，V驱动器5内部的电路构成，系与图5所示的使用P沟道晶体管的移位缓存器电路的V驱动器5的构成相同。第5实施形态的有机EL显示器装置的上述以外的部分的构成，系与图1所示的第1实施形态的液晶显示装置相同。
在第5实施形态中，藉由上述构成方式，可获得能抑制包含H驱动器4以及V驱动器5的有机EL液晶显示装置的扫描特性的降低与消耗电流的增加的与上述第1以及第2实施形态相同的效果。
(第6实施形态)图14为显示本发明的第6实施形态的有机EL显示装置的平面图。参照图14，在第6实施形态中，系说明有关将本发明应用于有机EL显示装置的例子。
在第6实施形态的有机EL显示装置中，如图14所示，在基板80上配置显示部31。此外，图14的显示部31，系显示1像素份的构成。此外，显示部31中配置为矩阵状的各像素32系由2个n沟道晶体管32a以及32b(以下称的为晶体管32a以及32b)；辅助电容32c；阳极32d；阴极32e；以及夹置于阳极32d与阴极32e之间的有机EL元件32f所构成。晶体管32a的栅极系连接于栅极线。此外，晶体管32a的漏极系连接于漏极线。此外，晶体管32a的源极则与辅助电容32c以及晶体管32b的栅极连接。此外，晶体管32b的源极系连接阳极32d。此外，H驱动器14内部的电路构成，系与图8所示的使用n沟道晶体管的移位缓存器电路的H驱动器14的构成相同。而V驱动器15内部的电路构成，系与图11所示的使用n沟道晶体管的移位缓存器电路的V驱动器15的构成相同。第6实施形态的有机EL显示器装置的上述以外的部分的构成，系与图7所示的第3实施形态的液晶显示装置相同。
在第6实施形态中，藉由上述的构成方式，可获得能抑制包含H驱动器14以及V驱动器15的有机EL液晶显示装置的扫描特性的降低与消耗电流的增加的与上述第3以及第4实施形态相同的效果。
(第7实施形态)图15为构成本发明的第7实施形态的液晶显示装置的H驱动器以及V驱动器的移位缓存器电路的第1电路部的电路图。参照图15，在第7实施形态中系针对可抑制因大于VDD与VSS间的电位差的偏压施加于预定晶体管而导致的扫描特性的降低，而且可抑制贯通电流的移位缓存器电路加以说明。
亦即，构成第7实施形态的液晶显示装置的H驱动器以及V驱动器的移位缓存器电路的第1电路部，如图15所示，包括晶体管PT21、PT22、PT23以及PT24；连接成二极管的晶体管PT25；以及连接晶体管的源极-漏极间而形成的电容C21。此外，晶体管PT21、PT22、PT23以及PT24，分别为本发明的「第1晶体管」、「第2晶体管」、「第3晶体管」以及「第4晶体管」的一例。
在此，在第7实施形态中，晶体管PT21～PT25，以及构成电容C21的晶体管，均由p型的MOS晶体管(电界场效晶体管)所形成的TFT(薄膜晶体管)所构成。
此外，在第7实施形态中，与图3所示的第1实施形态相同，晶体管PT23系以具有彼此电性连接的2个栅极电极的方式形成。
此外，如图15所示，晶体管PT21的源极系连接于节点ND22，其漏极则连接于负侧电位VSS。该晶体管PT21的栅极系连接于节点ND21，且晶体管PT21的栅极系被供给时钟信号CLK。晶体管PT22的源极系连接于正侧电位VDD，其漏极则连接于节点ND22。该晶体管PT22的栅极系被供给输入信号。
在此，在第7实施形态中，晶体管PT23系连接于晶体管PT21的栅极与正侧电位VDD之间。该晶体管PT23的栅极系被供给输入信号。此外，晶体管PT23系用以在晶体管PT22呈导通状态时使晶体管PT21形成不导通状态而配置。藉此，可抑制晶体管PT22与晶体管PT21同时成为导通状态。此外，电容C21系连接于晶体管PT21的栅极与源极之间。
此外，在第7实施形态中，晶体管PT24系连接于晶体管PT21的栅极与时钟信号线(CLK)之间。该晶体管PT24的栅极系被供给可获得与晶体管PT23的导通状态期间不会重叠的导通状态期间的信号S1。此外，晶体管PT25，系连接于晶体管PT21的栅极与时钟信号线(CLK)之间。
此外，有关第7实施形态的液晶显示装置的移位缓存器电路的动作，首先，系藉由使输入信号形成H电平，而使晶体管PT22以及PT23形成不导通状态。此外，藉由使时钟信号CLK形成L电平，使晶体管PT25形成不导通状态。此时，晶体管PT24的栅极系被供给可获得与晶体管PT23的导通状态期间不会重叠的导通状态期间的信号S1(L电平)。藉此，在晶体管PT24成为导通状态时，节点ND21的电位会降低至L电平，因此晶体管PT21形成导通状态。此时，节点ND22的电位会向VSS侧降低。
此时，节点ND21的电位(晶体管PT21的栅极电位)系以电容C21维持着p沟道晶体管PT21的栅极-源极间电压的方式随着节点ND22的电位(晶体管PT21的源极电位)的降低而降低。此外，晶体管PT23为不导通状态，而且在连接成二极管的晶体管PT25中，来自时钟信号线(CLK)的H电平的信号不会逆流到节点ND21侧，因此可维持电容C21的保持电压(晶体管PT21的栅极-源极间电压)。藉此，当节点ND22的电位降低时，晶体管PT21会维持在常时导通状态，因此节点ND22的电位会降低至VSS。结果，会输出L电平的输出信号。
此外，节点ND22的电位下降到VSS时的节点ND21的电位会低于VSS。因此，施加在与正侧电位VDD连接的晶体管PT23的偏压会大于VDD与VSS的电位差。
之后，藉由输出信号变为L电平，晶体管PT22以及PT23会变为导通状态。此时，在第7实施形态中，晶体管PT24系呈不导通状态。亦即，晶体管PT23与晶体管PT24不会同时变为导通状态。藉此，在节点ND21的电位上升至H电平时，晶体管PT21会变为不导通状态。结果，节点ND22的电位会上升至VDD因此会输出H电平的输出信号。
在第7实施形态中，如上述一般，藉由在晶体管PT21的栅极与时钟信号线(CLK)之间，连接响应可获得与晶体管PT23的导通状态期间不会重叠的导通状态期间的信号S1而导通的晶体管PT24，可避免晶体管PT23与晶体管PT24同时变为导通状态，因此可防止贯通电流经由晶体管PT23与晶体管PT24而流通于VDD与时钟信号线(CLK)之间。
此外，在第7实施形态中，系藉由将晶体管PT23做成具有相互电性连接的2个栅极电极的构造，而与第1实施形态相同，即使施加于晶体管PT23的偏压大于VSS与VDD的电位差，由于偏压系以大约一半的程度(电压的分配比率系依照晶体管规格等而变)分配于晶体管PT23的与各栅极电极对应的源极-漏极间，因此可抑制晶体管PT23的特性的劣化。其结果，可获得一种不仅可抑制因晶体管PT23的特性劣化而导致的扫描特性降低，同时亦可抑制消耗电流的增加的液晶显示装置。
(第8实施形态)图16系显示构成本发明的第8实施形态的液晶显示装置的H驱动器以及V驱动器的移位缓存器电路的第1电路部的电路图。在第8实施形态中，系说明于上述第7实施形态的构成中取代p沟道晶体管而使用n沟道晶体管的情形。
亦即，构成本第8实施形态的液晶显示装置的H驱动器以及V驱动器的移位缓存器电路的第1电路部，系如图16所示，包含有晶体管NT21、NT22、NT23以及NT24；连接成二极管的晶体管NT25；以及连接晶体管的源极-漏极间而形成的电容C21。
在此，在第8实施形态中，晶体管NT21至NT25；以及构成电容C21的晶体管，系全部由n型的MOS晶体管(场效晶体管)所形成的TFT(薄膜晶体管)所构成。
此外，在第8实施形态中，晶体管NT23，与图9所示的第3实施形态相同，系形成具有彼此电性连接的2个栅极电极的构造。
此外，如图16所示，晶体管NT22以及NT23的源极，系分别与负侧电位VSS连接，且晶体管NT21的漏极系与正侧电位VDD连接。
该第8实施形态的上述构造以外的构造系与第7实施形态相同。
在第8实施形态中，系藉由上述的构造，而与第7实施形态相同，可获得一种不仅可抑制因晶体管PT23的特性劣化而引起的扫描特性的降低，同时亦可抑制消耗电力的增加的液晶显示装置。
(第9实施形态)图17为构成本发明的第9实施形态的液晶显示装置的H驱动器以及V驱动器的移位缓存器电路的第1电路部的电路图。参照图17，说明在第9实施形态中，系藉由采用与上述第7实施形态与第8实施形态不同的方法，抑制因对预定晶体管施加大于VDD与VSS的电位差的偏压而导致的扫描特性的降低，并抑制贯通电流的情形。
亦即，构成第9实施形态的液晶显示装置的H驱动器以及V驱动器的移位缓存器电路的第1电路部，如图17所示，包含有晶体管PT31、PT32、PT33、PT34以及PT35，以及连接晶体管的源极-漏极间而形成的电容C31以及C32。此外，晶体管PT31、PT32、PT33、PT34以及PT35系分别为本发明的「第1晶体管」、「第2晶体管」、「第3晶体管」、「第4晶体管」、「第5晶体管」的一例。
在此，在第9实施形态中，晶体管PT31至PT35，与构成电容C31以及C32的晶体管，均由p型的MOS晶体管(场效晶体管)所形成的TFT(薄膜晶体管)所构成。
此外，在第9实施形态中，晶体管PT33，与图3所示的第1实施形态相同系形成具有相互电性连接的2个栅极电极的构造。
此外，如图17所示，晶体管PT31的源极系连接于节点ND32，其漏极则连接于负侧电位VSS。该晶体管PT31的栅极系连接于节点ND31。晶体管PT32的源极系连接于正侧电位VDD，其漏极则连接于节点ND32。该晶体管PT32的栅极系被供给输入信号。
在此，在第9实施形态中，晶体管PT33系连接于晶体管PT31的栅极与正侧电位VDD之间。该晶体管PT33的栅极被供给输入信号。此外，晶体管PT33系用以在晶体管PT32为导通状态时将晶体管PT31设定成不导通状态而设置。藉此，可抑制晶体管PT32与晶体管PT31同时形成导通状态。此外，电容C31系连接于晶体管PT31的栅极与源极之间。
此外，在第9实施形态中，晶体管PT34系连接于晶体管PT31的栅极，而晶体管PT35系连接于晶体管PT34与负侧电位VSS之间。具体而言，晶体管PT34的源极系连接于晶体管PT31的栅极，其漏极系连接于晶体管PT35的源极。晶体管PT35的漏极则连接于负侧电位VSS。此外，晶体管PT34的栅极系被供给时钟信号CLK1。另外，晶体管PT35的栅极系被供给可获得与被供给时钟信号CLK1的晶体管PT34的导通状态期间不会重叠的导通状态的期间的时钟信号CLK2。此外，时钟信号CLK1系本发明的「第1信号」的例子，时钟信号CLK2系本发明的「第2信号」的例子。另外，电容C32系连接于晶体管PT34与晶体管PT35之间。
接着，关于第9实施形态的液晶显示装置的移位缓存器电路的动作，首先，藉由时钟信号CLK1变为H电平，且时钟信号CLK2变为L电平，使晶体管PT34形成不导通状态，使晶体管PT35变为导通状态。此时，来自负侧电位VSS的L电平的电位系经由晶体管PT35而蓄积电容C32。
之后，藉由输入信号形成H电平，晶体管PT32以及PT33变为不导通状态。此外，藉由时钟信号CLK1变为L电平，且时钟信号CLK2变为H电平，使晶体管PT34形成导通状态，使晶体管PT35变为不导通状态。此时，蓄积于电容C32的L电平的电位系经由晶体管PT34而供给出去。此时，节点ND32的电位系向VSS侧降低。
此时，节点ND31的电位(晶体管PT31的栅极电位)系以电容C31着维持晶体管PT31的栅极-源极间电压的方式随着节点ND32的电位(晶体管PT31的源极电位)的降低而降低。此外，因晶体管PT33以及PT35为不导通状态，故可维持电容C31的保持电压(晶体管PT31的栅极-源极间电压)。藉此，当节点ND32的电位降低时，晶体管PT31会维持常态的导通状态，因此节点ND32的电位会降低到VSS。结果，会输出L电平的输出信号。
此外，节点ND32的电位降低至VSS时的节点ND31的电位会低于VSS。因此，施加在连接于正侧电位VDD的晶体管PT33的偏压，会大于VDD与VSS的电位差。
之后，藉由输入信号变为L电平，晶体管PT32以及PT33会形成导通状态。此外，藉由时钟信号CLK1变为H电平，且时钟信号CLK2变为L电平，晶体管PT34会形成不导通状态，且晶体管PT35会变为导通状态。如此，在第9实施形态中，在晶体管PT33为导通状态时，晶体管PT34以及PT35的任一方会形成不导通状态。藉此，当节点ND31的电位上升为H电平时，晶体管PT31会形成不导通状态。结果，因节点ND32的电位上升至VDD之故，而会输出H电平的输出信号。
根据第9实施形态，如上述一般，晶体管PT31的栅极，系连接有响应时钟信号CLK1而导通的晶体管PT34，而在晶体管PT34与负侧电位VSS之间，则连接有响应可获得与输入有时钟信号CLK1的晶体管PT34的导通期间不会重复的导通状态的期间的时钟信号CLK2而导通的晶体管PT35，藉此，晶体管PT34以及PT35的任一方会维持常时不导通状态，因此即使在与正侧电位VDD连接的晶体管PT33为导通的状态下，亦可抑制贯通电流经由PT34以及PT35而流通于VSS与VDD之间。
此外，在第9实施形态中，系藉由将晶体管PT33做成具有相互电性连接的2个栅极电极的构造，而与第1实施形态相同，即使施加于晶体管PT33的偏压大于VSS与VDD的电位差，由于晶体管PT33的与各栅极电极对应的源极-漏极间分配有大约各半的偏压(电压的分配比率系根据晶体管尺寸等而变)，因此可抑制晶体管PT33的特性的劣化。结果，可获得一种不仅可抑制因晶体管PT33的特性劣化而导致的扫描特性的降低，同时可抑制消耗电力的增加的液晶显示装置。
(第10实施形态)图18系显示构成本发明的第10实施形态的液晶显示装置的H驱动器以及V驱动器的移位缓存器电路的第1电路部的电路图。在该第10实施形态中，系说明在上述第9实施形态的构造中，取代p沟道晶体管而使用n沟道晶体管的情形。
亦即，构成第10实施形态的液晶显示装置的H驱动器以及V驱动器的移位缓存器电路的第1电路部，如图18所示，包含有晶体管NT31、NT32、NT33、NT34与NT35；以及连接晶体管的源极-漏极间而形成的电容C31以及C32。
在此，根据第10实施形态，晶体管NT31至NT35，与构成电容C31以及C32的晶体管，全部由n型的MOS晶体管(场效晶体管)所形成的TFT(薄膜晶体管)所构成。
此外，在第10实施形态中，晶体管NT33，与图9所示的第3实施形态相同，系形成具有相互电性连接的2个栅极电极的构造。
此外，如图18所示，晶体管NT32以及NT33的源极，系分别连接于负侧电极VSS，而晶体管NT31以及NT35的漏极则分别连接于正侧电位VDD。
该第10实施形态的上述部分以外的构造系与上述第9实施形态相同。
在第10实施形态中，藉由上述方式的构成，与第9实施形态相同，可获得一种不仅可抑制因晶体管NT33的特性劣化而引起的扫描特性的降低，同时亦可抑制消耗电力的增加的液晶显示装置。
以上所揭示的实施形态，均为例示而不构成限制。本发明的范围系如专利申请范围所示而非上述实施形态的说明，且包含与专利申请范围同等意义及范围内的所有变更。
例如，在上述实施形态中，系说明将本发明应用于液晶显示装置以及有机EL显示装置的例，但本发明不受此限，亦适用在液晶显示装置以及有机EL显示装置以外的显示装置。
此外，在上述实施形态中，系说明将本发明应用于H驱动器的移位缓存器电路或V驱动器的移位缓存器电路的其中一方，但本发明1并不限于此，亦可将本发明应用于H驱动器的移位缓存器电路及V驱动器的移位缓存器电路两者。在该情况下，亦可抑制显示装置的扫描特性的劣化及消耗电力的增加。
权利要求
1.一种显示装置，其特征在于，该装置具备有连接多个第1电路部而成的移位缓存器电路，该第1电路部包括连接于第1电位侧，且响应时钟信号而导通的第1导电型的第1晶体管；连接于第2电位侧的第1导电型的第2晶体管；以及连接于前述第1晶体管的栅极与前述第2晶体管之间，且具有互相电性连接的2个栅极电极的第1导电型的第3晶体管。
2.如权利要求1所述的显示装置，其特征在于，前述第1电路部另包含有连接于前述第1晶体管的栅极与供给前述时钟信号的时钟信号线之间，且具有彼此电性连接的2个栅极电极的连接成二极管的第4晶体管。
3.如权利要求1所述的显示装置，其特征在于，前述第1电路部另包含有连接于前述第1晶体管的栅极与供给前述时钟信号的时钟信号线之间，且响应可获得与前述第3晶体管的导通状态期间不重叠的导通状态期间的信号而导通的第4晶体管。
4.如权利要求1所述的显示装置，其特征在于，前述第1电路部另包含有连接于前述第1晶体管的栅极，且响应第1信号而导通的第4晶体管；以及连接于前述第4晶体管与前述第1电位之间，且响应可获得与输入前述第1信号的第4晶体管的导通状态期间不重叠的导通状态期间的第2信号而导通的第5晶体管。
5.如权利要求1至4中任一所述的显示装置，其特征在于，前述第1晶体管的栅极与源极之间连接有电容。
6.如权利要求1至4中任一所述的显示装置，其特征在于，前述第3晶体管具有在前述第2晶体管呈导通状态时，使前述第1晶体管不导通的机能。
7.如权利要求1至4中任一所述的显示装置，其特征在于，至少前述第1晶体管、前述第2晶体管以及前述第3晶体管是p型场效晶体管。
8.如权利要求1至4中任一所述的显示装置，其特征在于，前述移位缓存器电路系可应用于用以驱动漏极线的移位缓存器电路，及用以驱动栅极线的移位缓存器电路的至少其中一方。
全文摘要
本发明提供一种可抑制扫描特性降低的显示装置。该显示装置系具备有连接多个第1电路部(4b1)而成的移位缓存器电路(4a1)，该第1电路部包括连接于负侧电位HVSS，且响应时钟信号HCLK1而ON的p沟道晶体管(PT1)；连接于正侧电位HVDD的p沟道晶体管(PT2)；以及连接于p沟道晶体管(PT1)的栅极与正侧电位HVDD之间，且具有相互电性连接的2个栅极电极(91、92)的p沟道晶体管(3)。
文档编号G09G3/32GK1577423SQ20041005018
公开日2005年2月9日 申请日期2004年6月25日 优先权日2003年6月27日
发明者千田满 申请人:三洋电机株式会社