专利名称：电压电平移位器的制作方法
技术领域：
本发明涉及一种电压电平移位器，特别是涉及一种藉由一同型薄膜晶体管来实施的电压电平移位器。
背景技术：
近年来薄膜晶体管液晶显示器(Thin-Film Transistor Liquid CrystalDisplay；TFT LCD)已经十分普遍应用于个人计算机显示器、电视、移动电话以及数字相机等电子产品中。薄膜晶体管阵列运作时有一时钟讯号来控制扫描该薄膜晶体管阵列，以依序显示像素，由于扫描用的时钟讯号所需要的电压电平较高，因此具有一般逻辑电平的低压时钟讯号必须先经过一外围驱动电路(即电压电平移位器)转换电压电平后，再供应至该薄膜晶体管阵列中。
如图1所示，其示出了已知的一电压电平移位器电路图，是由NMOS薄膜晶体管101、103与PMOS薄膜晶体管105、107所组成。由于同时包含NMOS与PMOS薄膜晶体管，故在制作时通常采用多次掺杂的MOS工艺。当将此电压电平移位器电路整合在显示器TFT基板上时，其需要较多的处理步骤，导致液晶显示器生产成本的增加。
综上所述，若以已知工艺来制作电压电平移位器会有生产成本较高的问题，因此一种利用同型薄膜晶体管来制作以降低生产成本的电压电平移位器为该技术领域中急需解决的课题。
发明内容
本发明的一目的在于提供一种利用同型薄膜晶体管来制作的电压电平移位器，包含一第一输入端、一第二输入端、一第一电源供应端、一第二电源供应端、一第一薄膜晶体管、一第二薄膜晶体管、一第三薄膜晶体管、一第四薄膜晶体管、一第五薄膜晶体管、一第六薄膜晶体管以及一输出端；第一输入端用以输入一第一输入信号；第二输入用以输入一第二输入信号；第一薄膜晶体管包含一栅极、一源极以及一漏极，其中第一薄膜晶体管的漏极耦接至第一输入端以及第一薄膜晶体管的栅极；第二薄膜晶体管包含一栅极、一源极以及一漏极，其中第二薄膜晶体管的源极耦接至第一电源供应端，第二薄膜晶体管的栅极耦接至第一薄膜晶体管的源极；第三薄膜晶体管包含一栅极、一源极以及一漏极，其中第三薄膜晶体管的源极耦接至第二薄膜晶体管的漏极，第三薄膜晶体管的漏极耦接至第二电源供应端；第四薄膜晶体管包含一栅极、一源极以及一漏极，其中第四薄膜晶体管的源极耦接至第二薄膜晶体管的栅极，第四薄膜晶体管的漏极耦接至第二电源供应端，第四薄膜晶体管的栅极耦接至第三薄膜晶体管的栅极；第五薄膜晶体管包含一栅极、一源极以及一漏极，其中第五薄膜晶体管的栅极以及漏极耦接至第二输入端，第五薄膜晶体管的源极耦接至第四薄膜晶体管的栅极；第六薄膜晶体管包含一栅极、一源极以及一漏极，其中第六薄膜晶体管的栅极耦接至第一输入端，第六薄膜晶体管的漏极耦接至第二电源供应端，第六薄膜晶体管的源极耦接至第五薄膜晶体管的源极；输出端则耦接至第三薄膜晶体管的源极。
本发明的另一目的在于提供另一种利用同型薄膜晶体管来制作的电压电平移位器，该电压电平移位器包含一第一输入端、一第二输入端、一输出端、一第一电源供应端、一第二电源供应端、一第一输入单元、一第二输入单元、一第一薄膜晶体管、一失效单元、一回馈单元以及一第二薄膜晶体管；第一输入单元经由第一输入端接收一第一输入信号并输出一第一切换控制信号；第二输入单元经由第二输入端接收一第二输入信号并输出一第二切换控制信号；第一薄膜晶体管包含一栅极、一源极以及一漏极，其中第一薄膜晶体管的栅极耦接至第一输入单元并接收第一切换控制信号，第一薄膜晶体管的漏极耦接至输出端，第一薄膜晶体管的源极耦接至第一电源供应端；失效单元耦接至第一输入单元、第二输入单元、第一薄膜晶体管以及第二电源供应端，用以控制使第一薄膜晶体管失效；回馈单元根据输出端的一输出信号传送一回馈信号至第一输入单元以及失效单元；第二薄膜晶体管包含一栅极、一源极以及一漏极，其中第二薄膜晶体管的栅极耦接至第二输入单元并接收第二切换控制信号，第二薄膜晶体管的漏极耦接至第二电源供应端，第二薄膜晶体管的源极耦接至输出端。
在参阅附图及随后描述的实施方式后，本领域的技术人员便可了解本发明的其它目的，以及本发明的技术手段及实施态样。
图1示出了已知的一电压电平移位器电路图；图2A示出了本发明的第一实施例的电路图；图2B至图2D示出了本发明的第一实施例的输入输出端波形图；图3A示出了本发明的第二实施例的电路图；图3B至图3D示出了本发明的第二实施例的输入输出端波形图；图4A示出了本发明的第三实施例的电路图；图4B至图4D示出了本发明的第三实施例的输入输出端波形图；图5A示出了本发明的第四实施例的电路图；以及图5B至图5D示出了本发明的第四实施例的输入输出端波形图。
附图符号说明31第一输入单元 33第二输入单元35失效单元 37回馈单元101、103NMOS薄膜晶体管 105、107PMOS薄膜晶体管201、301第一薄膜晶体管 203、303第二薄膜晶体管205、305第三薄膜晶体管 207、307第四薄膜晶体管209、309第五薄膜晶体管 211、311第六薄膜晶体管300第一切换控制信号302第二切换控制信号304、306回馈信号 313第七薄膜晶体管315第八薄膜晶体管 317第九薄膜晶体管319第十薄膜晶体管 401第十一薄膜晶体管403第十二薄膜晶体管405第十三薄膜晶体管501第十四薄膜晶体管503第十五薄膜晶体管505第十六薄膜晶体管507第十七薄膜晶体管509第十八薄膜晶体管511第十九薄膜晶体管513第二十薄膜晶体管515第二十一薄膜晶体管201a、301a第一薄膜晶体管的漏极201b、301b第一薄膜晶体管的源极201c、301c第一薄膜晶体管的栅极
203a、303a第二薄膜晶体管的漏极203b、303b第二薄膜晶体管的源极203c、303c第二薄膜晶体管的栅极205a、305a第三薄膜晶体管的漏极205b、305b第三薄膜晶体管的源极205c、305c第三薄膜晶体管的栅极207a、307a第四薄膜晶体管的漏极207b、307b第四薄膜晶体管的源极207c、307c第四薄膜晶体管的栅极209a、309a第五薄膜晶体管的漏极209b、309b第五薄膜晶体管的源极209c、309c第五薄膜晶体管的栅极211a、311a第六薄膜晶体管的漏极211b、311b第六薄膜晶体管的源极211c、311c第六薄膜晶体管的栅极313a第七薄膜晶体管的漏极313b第七薄膜晶体管的源极313c第七薄膜晶体管的栅极315a第八薄膜晶体管的漏极315b第八薄膜晶体管的源极315c第八薄膜晶体管的栅极317a第九薄膜晶体管的漏极317b第九薄膜晶体管的源极317c第九薄膜晶体管的栅极319a第十薄膜晶体管的漏极319b第十薄膜晶体管的源极319c第十薄膜晶体管的栅极401a第十一薄膜晶体管的漏极401b第十一薄膜晶体管的源极401c第十一薄膜晶体管的栅极403a第十二薄膜晶体管的漏极403b第十二薄膜晶体管的源极403c第十二薄膜晶体管的栅极405a第十三薄膜晶体管的漏极405b第十三薄膜晶体管的源极405c第十三薄膜晶体管的栅极501a第十四薄膜晶体管的漏极
501b第十四薄膜晶体管的源极501c第十四薄膜晶体管的栅极503a第十五薄膜晶体管的漏极503b第十五薄膜晶体管的源极503c第十五薄膜晶体管的栅极505a第十六薄膜晶体管的漏极505b第十六薄膜晶体管的源极505c第十六薄膜晶体管的栅极507a第十七薄膜晶体管的漏极507b第十七薄膜晶体管的源极507c第十七薄膜晶体管的栅极509a第十八薄膜晶体管的漏极509b第十八薄膜晶体管的源极509c第十八薄膜晶体管的栅极511a第十九薄膜晶体管的漏极511b第十九薄膜晶体管的源极511c第十九薄膜晶体管的栅极513a第二十薄膜晶体管的漏极513b第二十薄膜晶体管的源极513c第二十薄膜晶体管的栅极515a第二十一薄膜晶体管的漏极515b第二十一薄膜晶体管的源极515c第二十一薄膜晶体管的栅极Vin第一输入端Vxin第二输入端Vout输出端 VDD第一电源电源供应端VSS第二电源电源供应端具体实施方式
图2A所示为本发明的第一实施例，其包含一第一输入端Vin、一第二输入端Vxin、一第一电源供应端VDD、一第二电源供应端VSS、一第一薄膜晶体管201、一第二薄膜晶体管203、一第三薄膜晶体管205、一第四薄膜晶体管207、一第五薄膜晶体管209、一第六薄膜晶体管211以及一输出端Vout。第一输入端Vin用以输入一第一输入信号，第二输入端Vxin用以输入一第二输入信号，其中第一输入信号与第二输入信号互为反相。输出端Vout输出一输出信号。第一薄膜晶体管201、第二薄膜晶体管203、第三薄膜晶体管205、第四薄膜晶体管207、第五薄膜晶体管209、第六薄膜晶体管211为一同型薄膜晶体管，在此实施例中以P型薄膜晶体管为示例，然而，N型薄膜晶体管亦可使用的。再者，薄膜晶体管的材料(如非晶硅、多晶硅、微晶硅、单晶硅或上述材料的混合物)及薄膜晶体管的类型(如底栅(闸)型、顶栅(闸)型或类似的型式)亦可使用。各组件的连接关系说明如下。
第一薄膜晶体管201的漏极201a耦接至第一输入端Vin，第一薄膜晶体管201的栅极201c亦耦接至第一输入端Vin，第二薄膜晶体管203的源极203b耦接至第一电源供应端VDD，第二薄膜晶体管203的栅极203c耦接至第一薄膜晶体管201的源极201b，第三薄膜晶体管205的源极205b耦接至第二薄膜晶体管203的漏极203a以及输出端Vout，第三薄膜晶体管205的漏极205a耦接至第二电源供应端VSS，第四薄膜晶体管207的源极207b耦接至第二薄膜晶体管203的栅极203c，第四薄膜晶体管207的栅极207c耦接至第三薄膜晶体管205的栅极205c，第四薄膜晶体管207的漏极207a耦接至第二电源供应端VSS，第五薄膜晶体管209的栅极209c以及漏极209a耦接至第二输入端Vxin，第五薄膜晶体管209的源极209b耦接至第四薄膜晶体管207的栅极207c，第六薄膜晶体管211的栅极211c耦接至第一输入端Vin，第六薄膜晶体管211的漏极211a耦接至第二电源供应端VSS，第六薄膜晶体管211的源极211b耦接至第五薄膜晶体管209的源极209b，输出端Vout耦接至第三薄膜晶体管205的源极205b。
图2B至图2D为第一实施例在三种不同薄膜晶体管临界电压下，其第一输入端Vin及输出端Vout电压对时间的波形图，其中第一种临界电压约为-1V(对应至图2B)，第二种临界电压约为-2.5V(对应至图2C)，第三种临界电压约为-4V(对应至图2D)。此外，图2B至图2D均将第一电源供应端VDD设定约为-6V、第二电源供应端VSS设定约为9V、采用电子迁移率(ElectronMobility)为60cm2/Vsec的PMOS薄膜晶体管以及输出电容性负载为20pF的实验环境下获得的波形。
由图2B可看出当薄膜晶体管临界电压为-1V时，输出端Vout的输出信号波形在低电平输出部分距离第一电源供应端VDD的电压尚远，但在高电平输出部分则相当接近第二电源供应端VSS的电压。由图2C可看出当薄膜晶体管临界电压为-2.5V时，不论在高低电平的输出波形均较理想。由图2D可看出当薄膜晶体管临界电压为-4V时，输出端Vout的输出信号波形虽可达到低电平的第一电源供应端VDD的电压，但需要接近20μs时间，且输出端Vout电压上升部份亦需要较长的时间。
图3A所示为本发明的第二实施例，其包含一第一输入端Vin、一第二输入端Vxin、一第一电源供应端VDD、一第二电源供应端VSS、一输出端Vout、一第一输入单元31、一第二输入单元33、一第一薄膜晶体管301、一失效单元35、一回馈单元37以及一第二薄膜晶体管303，其中第一输入端Vin用以输入一第一输入信号，第二输入端Vxin用以输入一第二输入信号，输出端Vout输出一输出信号。第一输入信号与第二输入信号互为反相，而输出端Vout的输出信号与第一输入信号为同相。其连接关系说明如下。
第一输入单元31经由第一输入端Vin接收第一输入信号，并输出一第一切换控制信号300，第二输入单元33耦接至第二电源供应端VSS，用以经由第二输入端Vxin接收第二输入信号，并输出一第二切换控制信号302，第一薄膜晶体管301的栅极301c耦接至第一输入单元31用以接收第一控制信号300，第一薄膜晶体管301的漏极301a耦接至输出端Vout，第一薄膜晶体管301的源极301b耦接至第一电源供应端VDD，失效单元35耦接至第一输入单元31、第二输入单元33(接收第二控制信号302)、第一薄膜晶体管301以及第二电源供应端VSS，失效单元35接收第二切换控制信号302以控制第一薄膜晶体管301失效，回馈单元37根据输出端Vout的输出信号分别传送一回馈信号304、306至第一输入单元31以及失效单元35，第二薄膜晶体管303的源极303b耦接至输出端Vout，第二薄膜晶体管303的栅极303c耦接至第二输入单元33用以接收第二控制信号302，第二薄膜晶体管303的漏极303a耦接至第二电源供应端VSS。
第一输入单元31包含一第三薄膜晶体管305以及一第四薄膜晶体管307，第二输入单元33包含一第五薄膜晶体管309以及一第六薄膜晶体管311，失效单元35包含一第七薄膜晶体管313以及一第八薄膜晶体管315，回馈单元37包含一第九薄膜晶体管317以及一第十薄膜晶体管319，且第二实施例的所有薄膜晶体管301、303、、、319为一同型薄膜晶体管，更详细来说，本发明的实施例是以P型薄膜晶体管为示例，然而，N型薄膜晶体管亦可使用。再者，薄膜晶体管的材料(如非晶硅、多晶硅、微晶硅、单晶硅或上述材料的混合物)及薄膜晶体管的类型(如底闸型、顶闸型或类似的型式)亦可使用。其连接关系说明如下。
第三薄膜晶体管305的栅极305c耦接至第一输入端Vin以及第三薄膜晶体管305的漏极305a，第四薄膜晶体管307的源极307b耦接至第一薄膜晶体管301的栅极301c用以传送第一切换控制信号300，第四薄膜晶体管307的栅极307c耦接至第三薄膜晶体管305的栅极305c，第四薄膜晶体管307的漏极307a耦接至第三薄膜晶体管305的源极305b并接收回馈信号304。
第五薄膜晶体管309的源极309b耦接至第二薄膜晶体管303的栅极303c用以传送第二切换控制信号302，第五薄膜晶体管309的栅极309c耦接至第五薄膜晶体管309的漏极309a以及第二输入端Vxin，第六薄膜晶体管311的栅极311c耦接至第一输入端Vin，第六薄膜晶体管311的漏极311a耦接至第二电源供应端VSS，第六薄膜晶体管311的源极311b耦接至第二薄膜晶体管303的栅极303c以及第五薄膜晶体管309的源极309b。
第七薄膜晶体管313的源极313b耦接至第一薄膜晶体管301的栅极301c，第八薄膜晶体管315的源极315b耦接至第七薄膜晶体管313的漏极313a并接收回馈信号306，第八薄膜晶体管315的栅极315c与第七薄膜晶体管313的栅极313c耦接至第二薄膜晶体管303的栅极303c用以接收第二切换控制信号302，第八薄膜晶体管315的漏极315a耦接至第二电源供应端VSS。
第九薄膜晶体管317的源极317b耦接至第三薄膜晶体管305的源极305b以提供回馈信号304，第九薄膜晶体管317的栅极317c耦接至第九薄膜晶体管317的漏极317a以及输出端Vout，第十薄膜晶体管319的源极319b耦接至第七薄膜晶体管313的漏极313a以及第八薄膜晶体管315的源极313b以提供回馈信号306，第十薄膜晶体管319的栅极319c耦接至第十薄膜晶体管319的漏极319a以及输出端Vout。
图3B至图3D为第二实施例在三种不同薄膜晶体管临界电压下，其第一输入端Vin及输出端Vout电压对时间的波形图，其中第一种临界电压约为-1V(对应至图3B)，第二种临界电压约为-2.5V(对应至图3C)，第三种临界电压约为-4V(对应至图3D)。此外，图3B至图3D均将第一电源供应端VDD设定约为-6V、第二电源供应端VSS设定约为9V、采用电子迁移率为60cm2/Vsec的PMOS薄膜晶体管以及输出电容性负载为20pF的实验环境下获得的波形。
由图3B可看出当薄膜晶体管临界电压为-1V时，输出端Vout的输出信号波形Vout在低电平输出部分十分接近第一电源供应端VDD的电压电平。由图3C可看出当薄膜晶体管临界电压为-2.5V时，不论在高低电平输出皆维持接近理想的波形。由图3D可看出当薄膜晶体管临界电压为-4V时，输出端Vout的输出信号波形仍需要较长的时间以达到低电平及高电平的电压。
图4A示出了本发明的第三实施例，相较于第二实施例，其第一输入单元31与第二输入单元33的结构稍有不同。如图所示，第一输入单元31还包含一第十一薄膜晶体管401及一第十二薄膜晶体管403，第二输入单元33还包含一第十三薄膜晶体管405，其连接关系说明如下。
第三薄膜晶体管305的漏极305a耦接至第一输入端Vin，第四薄膜晶体管307的源极307b耦接至第一薄膜晶体管301的栅极301c以及失效单元35，第四薄膜晶体管307的栅极307c耦接至第三薄膜晶体管305的栅极305c，第四薄膜晶体管307的漏极307a耦接至第三薄膜晶体管305的源极305b，第十一薄膜晶体管401的栅极401c耦接至第一输入端Vin以及第二输入单元33，第十一薄膜晶体管401的漏极401a耦接至第一输入端Vin，第十一薄膜晶体管401的源极401b耦接至第四薄膜晶体管307的栅极307c，第十二薄膜晶体管403的栅极403c耦接至第三薄膜晶体管305的栅极305c，第十二薄膜晶体管403的源极403b耦接至第一输入端Vin，第十二薄膜晶体管403的漏极403a耦接至第三薄膜晶体管305的栅极305c。
第五薄膜晶体管309的源极309b耦接至第二薄膜晶体管303的栅极303c，第五薄膜晶体管309的漏极309a耦接至第二输入端Vxin，第六薄膜晶体管311的栅极311c耦接至第一输入端Vin，第六薄膜晶体管311的漏极311a耦接至第二电源供应端VSS，第六薄膜晶体管311的源极311b耦接至第二薄膜晶体管303的栅极303c，第十三薄膜晶体管405的栅极405c耦接至第二输入端Vxin，第十三薄膜晶体管405的源极405b耦接至第五薄膜晶体管309的栅极309c，第十三薄膜晶体管405的漏极405a耦接至第二输入端Vxin。
其余组件的连接关系与第二实施例相同，故不赘述。
第十一薄膜晶体管401与第十二薄膜晶体管403具有自举效应(BootstrapEffect)，与第二输入单元33的第十三薄膜晶体管405可提升电路的效能。图4B至图4D为第三实施例在三种不同薄膜晶体管临界电压下，其第一输入端Vin及输出端Vout电压对时间的波形图，其中第一种临界电压为-1V(对应至图4B)，第二种临界电压为-2.5V(对应至图4C)，第三种临界电压为-4V(对应至图4D)。此外，图4B至图4D均将第一电源供应端VDD设为-6V、第二电源供应端VSS设为9V、采用电子迁移率为60cm2/Vsec的PMOS薄膜晶体管以及输出电容性负载为20pF的实验环境下获得的波形。由图4B至图4D中可看出当无论薄膜晶体管的临界电压为低或高，输出端Vout的输出信号波形均可获得不错的结果。
图5A示出了本发明的第四实施例，与第三实施例不同处在于第二输入单元33。第二输入单元33还包含第十四薄膜晶体管501、第十五薄膜晶体管503、第十六薄膜晶体管505、第十七薄膜晶体管507、第十八薄膜晶体管509、第十九薄膜晶体管511、第二十薄膜晶体管513、第二十一薄膜晶体管515，所有晶体管为P型薄膜晶体管，第二输入单元33连接关系说明如下。
第五薄膜晶体管309的漏极309a耦接至第一输入端Vin，第六薄膜晶体管311的栅极311c耦接至第二输入端Vxin，第六薄膜晶体管311的源极311b耦接至第五薄膜晶体管309的源极309b，第六薄膜晶体管311的漏极311a耦接至第二电源供应端Vss，第十三薄膜晶体管405的栅极405c耦接至第一输入端Vin，第十三薄膜晶体管405的源极405b耦接至第五薄膜晶体管309的栅极309c，第十三薄膜晶体管405的漏极405a耦接至第一输入端Vin。
第十四薄膜晶体管501的漏极501a耦接至第二输入端Vxin，第十四薄膜晶体管501的源极501b耦接至第二薄膜晶体管303的栅极303c，第十五薄膜晶体管503的源极503b耦接至第二薄膜晶体管303的栅极303c第十五薄膜晶体管503的漏极503a耦接至第二电源供应端Vss，第十五薄膜晶体管503的栅极503c耦接至第五薄膜晶体管309的源极309b，第十六薄膜晶体管505的源极505b耦接至第十四薄膜晶体管501的栅极501c，第十六薄膜晶体管505的栅极505c耦接至第五薄膜晶体管309的源极309b，第十七薄膜晶体管507的栅极507c耦接至第十六薄膜晶体管505的栅极505c，第十七薄膜晶体管507的漏极507a耦接至第二电源供应端Vss，第十七薄膜晶体管507的源极507b耦接至第十六薄膜晶体管505的漏极505a，第十八薄膜晶体管509的栅极509c耦接至第十四薄膜晶体管501的源极501b以及第十八薄膜晶体管509的漏极509a，第十八薄膜晶体管509的源极509b耦接至第十六薄膜晶体管505的漏极505a，第十九薄膜晶体管511的源极511b耦接至第十六薄膜晶体管505的源极505b，第二十薄膜晶体管513的栅极513c耦接至第十九薄膜晶体管511的栅极511c以及第二十薄膜晶体管513的漏极513a，第二十薄膜晶体管513的源极513b耦接至第十九薄膜晶体管511的漏极511a以及第二输入端Vxin，第二十一薄膜晶体管515的栅极515c以及漏极515a耦接至第二输入端Vxin，第二十一薄膜晶体管515的源极515b耦接至第二十薄膜晶体管513的漏极513a。
其余组件的连接关系与第三实施例相同，故不赘述。
图5B至图5D为第四实施例在三种不同薄膜晶体管临界电压下，其第一输入端Vin及输出端Vout电压对时间的波形图，其中第一种临界电压约为-1V(对应至图5B)，第二种临界电压约为-2.5V(对应至图5C)，第三种临界电压约为-4V(对应至图5D)。此外，图5B至图5D均将第一电源供应端VDD设定约为-6V、第二电源供应端VSS设定约为9V、采用电子迁移率为60cm2/Vsec的PMOS薄膜晶体管以及输出电容性负载为20pF的实验环境下获得的波形。由图5B至图5D中可看出当无论薄膜晶体管的临界电压为低或高，输出端Vout的输出信号波形均能维持不错的结果。
同时参阅表一，所列的是在不同薄膜晶体管临界电压下，第三实施例以及第四实施例中流经第一电源VDD的电流大小比较，由此表可知第四实施例流经第一电源VDD的电流明显较小，故可节省功率消耗。
表一
综上所述，本发明披露了以同型薄膜晶体管来制作电压电平移位器的各种电路，当将此电压电平移位器电路整合在显示器TFT基板上时，可以使用较简化的TFT工艺、并达到低功率消耗的特性。
上述实施例仅为例示性说明本发明的原理及其功效，而非用于限制本发明。本领域的技术人员在不违背本发明的技术原理及精神的情况的前提下，可对上述实施例进行修改及变化。因此本发明的保护范围以本发明的权利要求为准。
权利要求
1.一种电压电平移位器，包含一第一输入端，用以输入一第一输入信号；一第二输入端，用以输入一第二输入信号；一第一电源供应端；一第二电源供应端；一第一薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第一薄膜晶体管的该漏极耦接至该第一输入端以及该第一薄膜晶体管的该栅极；一第二薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第二薄膜晶体管的该源极耦接至该第一电源供应端，该第二薄膜晶体管的该栅极耦接至该第一薄膜晶体管的该源极；一第三薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第三薄膜晶体管的该源极耦接至该第二薄膜晶体管的该漏极，该第三薄膜晶体管的该漏极耦接至该第二电源供应端；一第四薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第四薄膜晶体管的该源极耦接至该第二薄膜晶体管的该栅极，该第四薄膜晶体管的该漏极耦接至该第二电源供应端，该第四薄膜晶体管的该栅极耦接至该第三薄膜晶体管的该栅极；一第五薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第五薄膜晶体管的该栅极以及该漏极耦接至该第二输入端，该第五薄膜晶体管的该源极耦接至该第四薄膜晶体管的该栅极；一第六薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第六薄膜晶体管的该栅极耦接至该第一输入端，该第六薄膜晶体管的该漏极耦接至该第二电源供应端，该第六薄膜晶体管的该源极耦接至该第五薄膜晶体管的该源极；以及一输出端用以耦接至该第三薄膜晶体管的该源极。
2.如权利要求1所述的电压电平移位器，其中该第一输入信号与该第二输入信号互为反相。
3.如权利要求1所述的电压电平移位器，其中，该第一薄膜晶体管、该第二薄膜晶体管、该第三薄膜晶体管、该第四薄膜晶体管、该第五薄膜晶体管以及该第六薄膜晶体管为一同型薄膜晶体管。
4.如权利要求1所述的电压电平移位器，其中，该第一电源供应端提供负电位的电压，该第二电源供应端提供正电位的电压。
5.如权利要求4所述的电压电平移位器，其中，该第一电源供应端提供约-6V的电压，该第二电源供应端提供约9V的电压。
6.一种电压电平移位器，包含一第一输入端，用以输入一第一输入信号；一第二输入端，用以输入一第二输入信号；一输出端；一第一电源供应端；一第二电源供应端；一第一输入单元，用以接收该第一输入信号，并输出一第一切换控制信号；一第二输入单元，耦接至该第二电源供应端，接收该第二输入信号，并输出一第二切换控制信号；一第一薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第一薄膜晶体管的该栅极耦接至该第一输入单元，用以接收该第一切换控制信号，该第一薄膜晶体管的该漏极耦接至该输出端，以及该第一薄膜晶体管的该源极耦接至该第一电源供应端；一失效单元，耦接至该第一输入单元、该第二输入单元、该第一薄膜晶体管以及该第二电源供应端，用以控制使该第一薄膜晶体管失效；一回馈单元，用以根据该输出端的输出信号，分别传送一回馈信号至该第一输入单元及该失效单元；以及一第二薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第二薄膜晶体管的该栅极耦接至该第二输入单元，用以接收该第二切换控制信号，该第二薄膜晶体管的该源极耦接至该输出端，该第二薄膜晶体管的该漏极耦接至该第二电源供应端。
7.如权利要求6所述的电压电平移位器，其中，该第一输入信号与该第二输入信号互为反相。
8.如权利要求6所述的电压电平移位器，其中，该输出端输出的信号与该第一输入信号为同相。
9.如权利要求6所述的电压电平移位器，其中，该第一电源供应端提供负电位的电压，该第二电源供应端提供正电位的电压。
10.如权利要求9所述的电压电平移位器，其中，该第一电源供应端提供约-6V的电压，该第二电源供应端提供约9V的电压。
11.如权利要求6所述的电压电平移位器，其中，该第一输入单元还包含一第三薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第三薄膜晶体管的该栅极耦接至该第一输入端以及该第三薄膜晶体管的该漏极；以及一第四薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第四薄膜晶体管的该栅极耦接至该第三薄膜晶体管的该栅极，该第四薄膜晶体管的该漏极耦接至该第三薄膜晶体管的该源极并接收该回馈信号，该第四薄膜晶体管的该源极耦接至该第一薄膜晶体管的该栅极。
12.如权利要求6所述的电压电平移位器，其中，该第二输入单元还包含一第五薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第五薄膜晶体管的该栅极耦接至该第二输入端以及该第五薄膜晶体管的该漏极，该第五薄膜晶体管的该源极耦接至该第二薄膜晶体管的该栅极；以及一第六薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第六薄膜晶体管的该栅极耦接至该第一输入端，该第六薄膜晶体管的该源极耦接至该第二薄膜晶体管的该栅极，该第六薄膜晶体管的该漏极耦接至该第二电源供应端。
13.如权利要求6所述的电压电平移位器，其中，该失效单元还包含一第七薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第七薄膜晶体管的该源极耦接至该第一薄膜晶体管的该栅极；以及一第八薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第八薄膜晶体管的该栅极耦接至该第七薄膜晶体管的该栅极以及该第二薄膜晶体管的该栅极，该第八薄膜晶体管的该漏极耦接至该第二电源供应端，该第八薄膜晶体管的该源极耦接至该第七薄膜晶体管的该漏极并接收该回馈信号。
14.如权利要求6所述的电压电平移位器，其中，该回馈单元，包含一第九薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第九薄膜晶体管的该栅极耦接至该输出端以及该第九薄膜晶体管的该漏极，该第九薄膜晶体管的该源极耦接至该第一输入单元；以及一第十薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第十薄膜晶体管的该栅极耦接至该输出端以及该第十薄膜晶体管的该漏极，该第十薄膜晶体管的该源极耦接至该失效单元。
15.如权利要求6所述的电压电平移位器，其中，该第一输入单元还包含一第三薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第三薄膜晶体管的该漏极耦接至该第一输入端；一第四薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第四薄膜晶体管的该栅极耦接至该第三薄膜晶体管的该栅极，该第四薄膜晶体管的该漏极耦接至该第三薄膜晶体管的该源极，该第四薄膜晶体管的该源极耦接至该第一薄膜晶体管的该栅极以及该失效单元；一第十一薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第十一薄膜晶体管的该栅极耦接至该第一输入端以及该第二输入单元，该第十一薄膜晶体管的该漏极耦接至该第一输入端，该第十一薄膜晶体管的该源极耦接至该第四薄膜晶体管的该栅极；以及一第十二薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第十二薄膜晶体管的该栅极耦接至该第三薄膜晶体管的该栅极，该第十二薄膜晶体管的该源极耦接至该第一输入端，该第十二薄膜晶体管的该漏极耦接至该第三薄膜晶体管的该栅极。
16.如权利要求6所述的电压电平移位器，其中，该第二输入单元还包含一第五薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第五薄膜晶体管的该漏极耦接至该第二输入端，该第五薄膜晶体管的该源极耦接至该第二薄膜晶体管的该栅极；以及一第六薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第六薄膜晶体管的该栅极耦接至该第一输入端，该第六薄膜晶体管的该源极耦接至该第二薄膜晶体管的该栅极，该第六薄膜晶体管的该漏极耦接至该第二电源供应端。一第十三薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第十三薄膜晶体管的该栅极耦接至该第二输入端，该第十三薄膜晶体管的该源极耦接至该第五薄膜晶体管的该栅极，该第十三薄膜晶体管的该漏极耦接至该第二输入端。
17.如权利要求6所述的电压电平移位器，其中，该第二输入单元还包含一第五薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第五薄膜晶体管的该漏极耦接至该第一输入端；一第六薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第六薄膜晶体管的该栅极耦接至该第二输入端，该第六薄膜晶体管的该源极耦接至该第五薄膜晶体管的该源极，该第六薄膜晶体管的该漏极耦接至该第二电源供应端。一第十三薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第十三薄膜晶体管的该栅极耦接至该第一输入端，该第十三薄膜晶体管的该源极耦接至该第五薄膜晶体管的该栅极，该第十三薄膜晶体管的该漏极耦接至该第一输入端；一第十四薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第十四薄膜晶体管的该漏极耦接至该第二输入端，该第十四薄膜晶体管的该源极耦接至该第二薄膜晶体管的该栅极；一第十五薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第十五薄膜晶体管的该源极耦接至该第二薄膜晶体管的该栅极，该第十五薄膜晶体管的该漏极耦接至该第二电源供应端，该第十五薄膜晶体管的该栅极耦接至该第五薄膜晶体管的该源极；一第十六薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第十六薄膜晶体管的该源极耦接至该第十四薄膜晶体管的该栅极，该第十六薄膜晶体管的该栅极耦接至该第五薄膜晶体管的该源极；一第十七薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第十七薄膜晶体管的该栅极耦接至该第十六薄膜晶体管的该栅极，该第十七薄膜晶体管的该漏极耦接至该第二电源供应端，该第十七薄膜晶体管的该源极耦接至该第十六薄膜晶体管的该漏极；一第十八薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第十八薄膜晶体管的该栅极耦接至该第十四薄膜晶体管的该源极以及该第十八薄膜晶体管的该漏极，该第十八薄膜晶体管的该源极耦接至该第十六薄膜晶体管的该漏极；一第十九薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第十九薄膜晶体管的该源极耦接至该第十六薄膜晶体管的该源极；一第二十薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第二十薄膜晶体管的该栅极耦接至该第十九薄膜晶体管的该栅极以及该第二十薄膜晶体管的该漏极，该第二十薄膜晶体管的该源极耦接至该第十九薄膜晶体管的该漏极以及该第二输入端；以及一第二十一薄膜晶体管，包含一栅极、一源极以及一漏极，其中该第二十一薄膜晶体管的该栅极以及该漏极耦接至该第二输入端，该第二十一薄膜晶体管的该源极耦接至该第二十薄膜晶体管的该漏极。
全文摘要
一种利用同型薄膜晶体管制作的电压电平移位器包含两个输入端、两个电源供应端、六个薄膜晶体管以及一输出端。另一种利用同型薄膜晶体管制作的电压电平移位器包含两个输入端、一输出端、两个电源供应端、两个输入单元、一第一薄膜晶体管、一失效单元、一回馈单元以及一第二薄膜晶体管。
文档编号G09G3/20GK1845459SQ20061008172
公开日2006年10月11日 申请日期2006年5月10日 优先权日2006年5月10日
发明者尤建盛 申请人:友达光电股份有限公司