专利名称：输出电路以及使用了该输出电路的显示装置的制作方法
技术领域：
本发明涉及改善了响应方波状输入波形而变化的输出波形的上升和下降时所产生的倾斜(通过速率＝单位时间的电压变化)的高通过速率输出电路、以及使用了该输出电路的液晶显示装置(以下称为“LCD”)等显示装置。
背景技术：
以往，作为与高通过速率输出电路和使用了该电路的LCD有关的技术，例如有在以下文献中所记载的技术。
日本特开2005-192260号公报该专利文献1所记载的LCD，具有有源矩阵液晶板、和驱动该液晶板的驱动装置。液晶板是通过把配置在多条扫描线与多条数据线的交叉部位的多个液晶元件配置成矩阵状而构成的。驱动装置具有由控制器控制的多个源极驱动器和多个栅极驱动器，该源极驱动器由高通过速率输出电路构成。
图6是表示专利文献1等所记载的以往的高通过速率输出电路的概略电路图。
该高通过速率输出电路由MOS晶体管构成，并且具有放大来自输入端子(以下称为“IN”。)的输入电压Vin的差动输入级10、与其输出侧连接的电流镜部30、从与该输出侧连接的输出端子(以下称为“OUT”。)输出输出电压Vout的推挽型输出级40。
差动输入级10由P型差动输入级20A、和N型差动输入级20B构成。P型差动输入级20A由连接在正电源电压(以下称为“VDD”。)与公共节点N1之间的电流源11；连接在公共节点N1与节点N13之间，由输入电压Vin控制其栅极的P沟道MOS晶体管(以下称为“PMOS”。)21；和连接在公共节点N1与节点N14之间，由输出电压Vout控制其栅极的PMOS22构成。N型差动输入级20B由连接在公共节点N2与接地电位(以下称为“VSS”。)之间的电流源12；连接在节点N11与公共节点N2之间，由输入电压Vin控制其栅极的N沟道MOS晶体管(以下称为“NMOS”。)23；和连接在节点N12与公共节点N2之间，由输出电压Vout控制其栅极的NMOS24构成。
电流镜部30具有PMOS31、节点N12、电阻33、节点N14、以及NMOS35，它们串联连接在VDD与VSS之间，并且还具有PMOS32、节点N11、电阻34、节点N13以及NMOS36，它们串联连接在VDD与VSS之间。PMOS31和32的栅极公共地连接，并且该栅极与PMOS31的漏极连接。NMOS35、36的栅极公共地连接，并且该栅极与NMOS35的漏极连接。
推挽型输出级40具有连接在VDD与OUT之间的输出用PMOS41、和连接在OUT与VSS之间的NMOS42。PMOS41由节点N11的电位控制其栅极，NMOS42由节点N13的电位控制其栅极。在PMOS41的栅极与漏极之间，串联连接有用于相位补偿的电阻43和电容44。在NMOS42的栅极与漏极之间串联连接有用于相位补偿的电阻45和电容46。
在这种高通过速率输出电路中，当IN被输入了方波状输入电压Vin时，该输入电压Vin由差动输入级10以高增益放大，通过电流镜部30，使PMOS41和NMOS42的驱动能力互补变动。当输入电压Vin从低电平(以下称为“L”电平。)上升到高电平(以下称为“H”电平。)时，PMOS41的驱动能力响应该上升而增加，并且NMOS42的驱动能力减小，从VDD通过PMOS41，向与OUT连接的负载(例如LCD的数据线)流出输出电流。当输入电压Vin从“H”电平下降到“L”电平时，PMOS41的驱动能力响应该下降而减小，并且NMOS42的驱动能力增加，电流从负载通过OUT和NMOS42，被吸入到VSS。
但是，对于以往的图6所示的高通过速率输出电路而言，一般来讲，在例如用于LCD源极驱动器的情况下，为了提高通过速率而恒定地增加差动输入级10的电流源11、12。但是，LCD源极驱动器具有与输出数相应的多个高通过速率输出电路，如果恒定地增加差动输入级10的电流，则配置了多个高通过速率输出电路的集成电路芯片的总消耗电流将大幅增加。
因此，在上述专利文献1的技术中，把第1副电流源电路与电流源11并联连接，该第1副电流源电路具有串联连接了副电流源和由PMOS41的栅极电压控制其栅极的开关用MOS晶体管的结构；并且，把第2副电流源电路与电流源12并联连接，该第2副电流源电路具有串联连接了副电流源和由NMOS42的栅极电压控制其栅极的开关用MOS晶体管的结构。而且，只在需要高通过速率时，使第1或第2副电流源电路内的开关用MOS晶体管导通，利用从副电流源供给的电流来增加差动输入级10的电流，由此来实现稳态电流的低电流化。
但是，在上述专利文献1的技术中，由于是利用PMOS41的栅极电压(即，节点N11的电位)，控制PMOS41和第1副电流源电路内的开关用MOS晶体管的栅极，由此控制两者的导通状态，并且利用NMOS42的栅极电压(即，节点N13的电位)，控制NMOS42和第2副电流源电路内的开关用MOS晶体管的栅极，由此控制两者的导通状态，所以PMOS41和NMOS42的驱动能力的变动速度变慢，通过速率降低。为了改善这种情况，虽然只要增大输出级40的驱动能力即可，但是，如果增大驱动能力，则又将产生输出级40的形成面积增大和消耗电流的增加这样的新的问题，因此，不能从根本上解决问题。
因此，在此之前，还难以实现在技术上得到充分满足的高通过速率输出电路。
发明内容
本发明的高通过速率输出电路具有第1导电型的第1差动输入级、与上述第1导电型不同的第2导电型的第2差动输入级、电流镜部、推挽型输出级、第1、第2辅助电流源部、输出级辅助部、和控制部。
上述第1差动输入级具有连接在第1电流源与第3节点之间，由输入端子的电位控制其导通状态的第1晶体管；和连接在上述第1电流源与第4节点之间，由输出端子的电位控制其导通状态的第2晶体管。上述第2差动输入级具有连接在第1节点与第2电流源之间，由输入端子的电位控制其导通状态的第3晶体管；和连接在第2节点与上述第2电流源之间，由输出端子的电位控制其导通状态的第4晶体管。上述电流镜部是使第1电源电流流入上述第2节点和上述第4节点，使与上述第1电源电流对应的第2电源电流流入上述第1节点和上述第3节点的电路。
上述推挽型的输出级具有由上述第1节点的电位驱动的第1输出晶体管；和经由上述输出端子与上述第1输出晶体管串联连接，由上述第3节点的电位驱动的第2输出晶体管。上述第1辅助电流源部具有第3电流源、和与其串联连接的第5晶体管，并与上述第1电流源并联连接。上述第2辅助电流源部具有第4电流源、和与其串联连接的第6晶体管，并与上述第2电流源并联连接。
上述输出级辅助部具有连接在上述第1节点与上述输出端子之间的第7晶体管、和连接在上述第3节点与上述输出端子之间的第8晶体管。上述控制部是，检测上述输入端子与上述输出端子之间的电位差，根据其检测结果，分别控制上述第5晶体管和上述第7晶体管、以及上述第6晶体管和上述第8晶体管的导通状态的电路。
本发明的显示装置，具有液晶板、有机电致发光板(以下称为“有机EL板”。)等显示板、和驱动上述显示板的驱动部，上述驱动部构成为，利用上述输出电路的输出级的输出，对上述显示元件进行电压驱动。
本发明的方案1～3的输出电路，具有如下的(a)～(c)的效果。
(a)通过利用控制部检测输入输出端子之间的电位差，使输出级晶体管深度饱和导通，并且利用辅助电流源部，只在输出变化时补充差动输入级的电流，从而可在不增加电路规模、且不增加静态消耗电流的情况下，实现通过速率的高速化。
(b)由于只在对负载进行充放电时增加差动电流，所以可适应范围宽的负载。
(c)对输出级的贯通电流的对策，尽管是应对高通过速率，但也可减小充放电时的输出级的贯通电流。
根据本发明的方案4、5的输出电路，具有与本发明的方案1～3基本相同的效果。通常，在需要高阻抗状态(以下称为“Hi-Z”。)期间的情况下，在输出电路的输出端子上设置开关来进行控制，但在这种构造的情况下，由于存在开关的电阻，所以难以提高通过速率。而通过采用本发明的构造，不需要设置开关即可进行控制。这样，通过追加输入控制信号的端子，可任意地设定输出的定时。特别是对于需要Hi-Z期间的LCD源极驱动器等，具有良好的效果。
根据本发明的方案6、7的显示装置，由于利用输出级的输出对显示元件进行电压驱动，所以可获得高通过速率和低功耗的效果。
图1是表示本发明的实施例1的高通过速率输出电路的概略电路图。
图2是表示把本发明的实施例1与以往电路进行比较时的模拟结果的动作波形图。
图3是表示本发明的实施例2的高通过速率输出电路的概略电路图。
图4是表示本发明的实施例3的高通过速率输出电路的概略电路图。
图5是表示把本发明的实施例1、3与以往电路进行比较时的模拟结果的动作波形图。
图6是表示以往的高通过速率输出电路的概略电路图。
图中50、60A、60B-差动输入级；60C、60D-辅助电流源部；70-电流镜部；80-输出级；90-控制电路；93-控制部；94-输出级辅助部；100-输出辅助电路；120、130-输出停止部。
具体实施例方式
高通过速率输出电路具有P型的第1差动输入级、N型的第2差动输入级、电流镜部、推挽型输出级、第1、第2辅助电流源部、输出级辅助部、和控制部。
上述第1差动输入级具有连接在第1电流源与第3节点之间，由上述输入端子的电位控制其栅极的第1MOS晶体管；和连接在上述第1电流源与第4节点之间，由输出端子的电位控制其栅极的第2MOS晶体管。上述第2差动输入级具有连接在第1节点与第2电流源之间，由输入端子的电位控制其导通状态的第3MOS晶体管；和连接在第2节点与上述第2电流源之间，由输出端子的电位控制其栅极的第4MOS晶体管。上述电流镜部是使第1电源电流流入上述第2节点和上述第4节点，使与上述第1电源电流对应的第2电源电流流入上述第1节点和上述第3节点的电路。
上述推挽型的输出级具有由上述第1节点的电位驱动的第1输出MOS晶体管；和经由上述输出端子与上述第1输出MOS晶体管串联连接，由上述第3节点的电位驱动的第2输出MOS晶体管。上述第1辅助电流源部具有第3电流源、和与其串联连接的第5MOS晶体管，并与上述第1电流源并联连接。上述第2辅助电流源部具有第4电流源、和与其串联连接的第6MOS晶体管，并与上述第2电流源并联连接。
上述输出级辅助部具有连接在上述第1节点与上述输出端子之间的第7MOS晶体管、和连接在上述第3节点与上述输出端子之间的第8MOS晶体管。上述控制部是，检测上述输入端子与上述输出端子之间的电位差，根据其检测结果，控制上述第5MOS晶体管和上述第7MOS晶体管、以及上述第6MOS晶体管和上述第8MOS晶体管的栅极的电路。
(实施例1的结构)图1是表示本发明的实施例1的高通过速率输出电路的概略电路图。
该高通过速率输出电路除了具有与以往的图6同样的由第1导电型第1差动输入级(例如P型差动输入级)60A和第2导电型差动输入级60B构成的差动输入级50、电流镜部70、和推挽型输出级80以外，还新追加了第1辅助电流源部60C、第2辅助电流源部60D、控制电路90、和输出辅助电路100。
P型差动输入级60A由连接在VDD与第1公共节点N1之间的第1电流源51、连接在第1公共节点N1与第3节点N13之间，由来自IN的输入电压Vin控制其栅极的第1晶体管(例如PMOS)61、和连接在第1公共节点N1与第4节点N14之间，由来自OUT的输出电压Vout控制其栅极的第2晶体管(例如PMOS)62构成。
N型差动输入级60B由连接在第2公共节点N2与VSS之间的第2电流源52、连接在第1节点N11与第2公共节点N2之间，由输入电压Vin控制其栅极的第3晶体管(例如NMOS)63、和连接在第2节点N12与第2公共节点N2之间，由输出电压Vout控制其栅极的第4晶体管(例如NMOS)64构成。
电流镜部70是使第1电源电流流过第2节点N12和第4节点N14、使与上述第1电源电流对应的第2电源电流流过第1节点N11和第3节点N13的电路。该电流镜部70具有PMOS71、第2节点N12、电阻73、第4节点N14、以及NMOS75，它们串联连接在VDD与VSS之间，并且，具有PMOS72、第1节点N11、电阻74、第3节点N13以及NMOS76，它们串联连接在VDD与VSS之间。PMOS71、72的栅极相互连接，并且其栅极与PMOS71的漏极连接。NMOS75、76的栅极相互连接，并且其栅极与NMOS75的漏极连接。
推挽型输出级80具有由第1节点N11的电位驱动的第1输出晶体管(例如PMOS)81、OUT、由第3节点N13的电位驱动的第2输出晶体管(例如NMOS)82，它们串联连接在VDD与VSS之间。在PMOS81的栅极和漏极之间连接有相位补偿用的电容83，并且在NMOS82的栅极与漏极之间也连接有相位补偿用的电容84。
第1辅助电流源部60C具有第3电流源53，和与其串联连接、并由第5节点N15的电位控制其栅极的第5晶体管(例如PMOS)65，它们与第1电流源51并联连接。另外，PMOS65与由第7节点N17的电位控制其栅极的第9晶体管(例如PMOS)65-9并联连接。第2辅助电流源部60D具有第4电流源54，和与其串联连接、并由第6节点N16的电位控制其栅极的第6晶体管(例如NMOS)66，它们与第2电流源52并联连接。另外，NMOS65与由第8节点N18的电位控制其栅极的第10晶体管(例如NMOS)66-10并联连接。
控制电路90具有控制部93、输出级辅助部94、和电流源91、92，该电流源91、控制部93、和电流源92串联连接在VDD与VSS之间，并且输出级辅助部94连接在第1节点N11与第3节点N13之间。控制部93是，检测IN和OUT之间的电位差，根据其检测结果，分别控制PMOS65和第7晶体管(例如PMOS)94-7、NMOS66和第8晶体管(例如，NMOS)94-8的栅极的电路，其具有第1检测晶体管(例如，NMOS)93-1、和第2检测晶体管(例如，PMOS)93-2，它们串联连接在第5节点N15与第6节点N16之间。NMOS93-1和PMOS93-2的栅极与IN连接，NMOS93-1和PMOS93-2的源极与OUT连接。
输出级辅助部94具有连接在第1节点N11与OUT之间的第7晶体管(例如，PMOS)94-7、和连接在第3节点N13与OUT之间的第8晶体管(例如，NMOS)94-8，该PMOS94-7的栅极与第5节点N15连接，NMOS94-8的栅极与第6节点N16连接。
输出辅助电路100由以下部分构成，即，由连接在VDD和第7节点N17之间的电流源101、连接在第8节点N18和VSS之间的电流源102、第1控制晶体管(例如，PMOS)111、第2控制晶体管(例如，NMOS)112、二极管连接的PMOS113、PMOS114、NMOS115、以及二极管连接的NMOS116构成。
PMOS113、第19节点N19、以及PMOS114串联连接在VDD与第1节点N11之间，并且NMOS115、第20节点N20、以及NMOS116串联连接在第3节点N13与VSS之间。PMOS111是如下这样的晶体管其源极、漏极连接在第19节点N19与第18节点N18之间，其栅极连接在其与第1节点N11之间，根据第1节点N11的电位，控制NMOS66-10的栅极(第18节点N18)，并且进行用于固定第3节点N13的电位的控制。NMOS112是如下这样的晶体管其漏极、源极连接在第17节点N17与第20节点N20之间，其栅极与第3节点N13连接，根据第3节点N13的电位，与PMOS111互补地控制PMOS65-9的栅极，并且进行用于固定第1节点N11的电位的控制。
(实施例1的动作)本实施例1的高通过速率输出电路为了实现高通过速率化，并抑制消耗电流的增加，按以下的(A)、(B)序列动作。
(A)在输入电压Vin从低电位的“L”电平变化到高电位的“H”电平的情况下，进行以下的(1)～(7)的动作。
(1)检测IN和OUT之间的电位差的源极跟随器NMOS93-1导通，第15节点N15的电位下降。
(2)由于PMOS94-7因节点N15的电位下降而导通，所以节点N11与OUT以低电阻连接，电位急剧下降，使输出级PMOS81深度饱和导通。其结果，OUT急剧上升，通过速率提高。
(3)同时，PMOS65导通，P型差动输入级60A的电流增加。由于流过NMOS75的电流增加，所以流入NMOS76的电流也会因电流镜而增加，从而使节点N13的电位进一步降低。通过该动作，可降低OUT急剧上升时输出级80的贯通电流，并且可进一步提高通过速率。
(4)节点N11的电位的急剧降低使PMOS111导通。此时，节点N18的电位上升到二极管连接的节点N19的电平，使NMOS66-10导通，增加N型差动输入级60B的电流，同时，NMOS115导通。节点N13的电位被固定为二极管连接的节点N20的电平，从而防止了输出级80的贯通电流的增加。
(5)当OUT急剧上升，IN与OUT之间的电位差变得小于等于NMOS93-1的(栅极-源极间电压Vgs-PMOS的阈值电压Vt)时，NMOS93-1截止。由于节点N15的电位成为VDD电平，所以PMOS65、PMOS94-7也截止。
(6)此时，由于在IN与OUT之间还存在电位差，节点N11的电位还在下降，所以PMOS111为导通状态。在PMOS111截止之前，N型差动输入级60B的电流继续保持增加的状态，从而以短的建立时间达到目标电位。
(7)在节点N11的电位上升，使得PMOS111截止、节点N18的电位成为VSS电平时，高通过速率的序列动作全部结束，高通过速率输出电路转移到稳态动作。
(B)在输入电压Vin从高电位的“H”电平变化到低电位的“L”电平的情况下，进行以下的(1)～(7)的动作。
(1)检测IN和OUT之间的电位差的源极跟随器PMOS93-2导通，节点N16的电位上升。
(2)节点N16的电位的上升，使得NMOS94-8导通，所以节点N13与OUT以低电阻连接，电位急剧上升，使输出级NMOS82深度饱和导通。其结果，使OUT急剧下降，通过速率提高。
(3)同时，NMOS66导通，N型差动输入级60B的电流增加。由于流过PMOS71的电流增加，所以流入PMOS72的电流也会因电流镜而增加，从而使节点N11的电位进一步上升。通过该动作，可降低OUT急剧下降时的输出级80的贯通电流，并且可进一步提高通过速率。
(4)节点N13的电位的急剧上升，使NMOS112导通。此时，节点N17的电位下降到二极管连接的节点N20的电平，使PMOS65-9导通，增加P型差动输入级60A的电流，同时，PMOS114导通。节点N11的电位被固定为二极管连接的节点N19的电平，从而防止了输出级80的贯通电流的增加。
(5)当OUT急剧下降，IN与OUT之间的电位差变得小于等于PMOS93-2的(栅极-源极间电压Vgs-PMOS的阈值电压Vt)时，PMOS93-2截止。由于节点N16的电位成为VSS电平，所以NMOS66和NMOS94-8也截止。
(6)此时，由于在IN与OUT之间还存在电位差，节点N13的电位还在上升，所以NMOS112为导通状态。在NMOS112截止之前，P型差动输入级60A的电流继续保持增加的状态，从而以短的建立时间达到目标电位。
(7)在节点N13的电位下降，使得NMOS112截止、节点N17的电位成为VDD电平时，高通过速率的序列动作全部结束，运算放大器转移到稳态动作。
(实施例1的效果)图2是表示把本发明的实施例1与以往电路进行比较时的模拟结果的动作波形图。
根据本实施例1，具有如下的(a)～(d)的效果。
(a)由于利用NMOS93-1和PMOS93-2来检测IN与OUT之间的电位差，使输出级80的PMOS81和NMOS82深度饱和导通，并且只在输出变化时补充差动输入级50的电流，因此可在不增加静态消耗电流的情况下，实现通过速率的高速化。
(b)由于只在对与OUT连接的负载进行充放电时增加差动电流，所以可适应范围宽的负载。
(c)对输出级80的贯通电流的对策，尽管是应对高通过速率，但也可减小充放电时的输出级80的贯通电流。
(d)可减少过冲和下冲，并可实现短的建立时间。
(实施例2的结构)图3是表示本发明的实施例2的高通过速率输出电路的概略电路图，对与表示实施例1的图1中的要素相同的要素标记相同的符号。
本实施例2的高通过速率输出电路，在实施例1的输出电路中追加了P型输出停止部120和N型输出停止部130。
输出停止部120、130是，根据互补控制信号DSB、XDSB(例如，VDD或VSS)，把第1节点N11和第3节点N13设定为固定电位，使输出级80的PMOS81和NMOS82同时为截止状态的电路。
P型输出停止部120包括由控制信号DSB控制其栅极的PMOS121、122、123、124，以及由反相控制信号XDSB控制其栅极的PMOS125。PMOS121的源极、漏极连接在PMOS71的漏极与节点N12之间，PMOS122的源极、漏极连接在节点N11与电阻74之间，PMOS123的源极、漏极连接在节点N15与NMOS93-1的漏极之间，PMOS124的源极、漏极连接在节点N11与PMOS94-7的源极之间，PMOS125的源极、漏极连接在VDD与节点N11之间。
N型输出停止部130包括由反相控制信号XDSB控制其栅极的NMOS131、132、133、134，以及由控制信号DSB控制其栅极的NMOS135。NMOS131的漏极、源极连接在节点N14与NMOS75的漏极之间，NMOS132的漏极、源极连接在电阻74与节点N13之间，NMOS133的漏极、源极连接在PMOS93-2的漏极与节点N16之间，NMOS134的漏极、源极连接在NMOS94-8的源极与节点N13之间，NMOS135的漏极、源极连接在节点N13与VSS之间。
其它的结构与实施例1相同。
(实施例2的动作)本实施例2的高通过速率输出电路按照以下的(A)、(B)的序列动作。
(A)在控制信号DSB为VSS电平(反相控制信号XDSB为VDD电平)时，输入电压Vin发生了变化的情况下，进行与实施例1同样的动作。
(B)在控制信号DSB为VDD电平(反相控制信号XDSB为VSS电平)时，输入电压Vin发生了变化的情况下，由于PMOS121～124以及NMOS131～134截止，而且PMOS125以及NMOS135导通，节点N11的电位为VDD电平，节点N13的电位为VSS电平，所以OUT为Hi-Z，输入电压Vin即使变化，输出也不会变化。然后，在控制信号DSB为VSS电平时(反相控制信号XDSB为VDD电平时)，如果发生变化，则高通过速率输出电路开始进行与实施例1同样的高通过速率动作。
(实施例2的效果)
根据本实施例2，具有与实施例1基本一样的效果，通常，在需要Hi-Z期间的情况下，在高通过速率输出电路的OUT上设置开关来进行控制，但在这种构造的情况下，由于存在开关的电阻，所以难以提高通过速率。而通过采用本实施例2的构造，不需要设置开关即可进行控制。
这样，通过追加输入控制信号DSB或反相控制信号XDSB的端子，可任意地设定输出的定时。特别是对于需要Hi-Z期间的LCD源极驱动器等，具有良好的效果。
(实施例3的结构)图4是表示本发明的实施例3的高通过速率输出电路的概略电路图，对与表示实施例1的图1中的要素相同的要素标记相同的符号。
本实施例3的高通过速率输出电路的构造是，从实施例1的第1辅助电流源部60C中除去了PMOS65-9，并且从第2辅助电流源部60D中除去了NMOS66-10，并且除去了对这些PMOS65-9和NMOS66-10进行栅极控制的输出辅助电路100，其它的构造与实施例1相同。
(实施例3的动作)本实施例3在进行了实施例1的(1)～(3)以及(5)的动作之后，高通过速率的序列动作全部结束，高通过速率输出电路转到稳态动作。
(实施例3的效果)图5是表示把本发明的实施例1、3与以往电路进行比较时的模拟结果的动作波形图。
从图中可看出，实施例3也和实施例1基本一样，可获得提高了通过速率的效果。
另外，本发明不限于上述实施例1～3，可以进行各种变形，并能够以各种利用方式实施。作为该变形和利用方式，例如有如下的(a)～(c)。
(a)通过控制实施例1、2的电流源51、52、91、92、101、102、或实施例3的电流源51、52、91、92的电流值，控制通过速率，可进一步削减消耗电流。
(b)也可以将构成实施例1～3的晶体管改变电源的极性，将PMOS改变为NMOS、将NMOS改变为PMOS，或者将它们用MOS晶体管以外的双极型晶体管等其它晶体管来构成。另外，也可以将高通过速率输出电路变更为图示以外的电路结构。
(c)实施例1～3的高通过速率输出电路可适用于驱动液晶板、有机EL板等各种显示板的显示装置。
权利要求
1.一种输出电路，其特征在于，包括第1导电型的第1差动输入级，具有连接在流过恒定电流的第1电流源与第3节点之间，由输入端子的电位控制其导通状态的第1晶体管；和连接在上述第1电流源与第4节点之间，由输出端子的电位控制其导通状态的第2晶体管；与上述第1导电型不同的第2导电型的第2差动输入级，具有连接在第1节点与流过恒定电流的第2电流源之间，由输入端子的电位控制其导通状态的第3晶体管；和连接在第2节点与上述第2电流源之间，由输出端子的电位控制其导通状态的第4晶体管；电流镜部，使第1电源电流流过上述第2节点和上述第4节点，使与上述第1电源电流对应的第2电源电流流过上述第1节点和上述第3节点；推挽型的输出级，具有由上述第1节点的电位驱动的第1输出晶体管；和经由上述输出端子与上述第1输出晶体管串联连接，由上述第3节点的电位驱动的第2输出晶体管；第1辅助电流源部，具有流过恒定电流的第3电流源、和与上述第3电流源串联连接的第5晶体管，并与上述第1电流源并联连接；第2辅助电流源部，具有流过恒定电流的第4电流源、和与上述第4电流源串联连接的第6晶体管，并与上述第2电流源并联连接；输出级辅助部，具有连接在上述第1节点与上述输出端子之间的第7晶体管、和连接在上述第3节点与上述输出端子之间的第8晶体管；以及控制部，检测上述输入端子与上述输出端子之间的电位差，根据其检测结果，分别控制上述第5晶体管和上述第7晶体管、以及上述第6晶体管和上述第8晶体管的导通状态。
2.根据权利要求1所述的输出电路，其特征在于，上述控制部具有第1检测晶体管，检测上述输入端子与上述输出端子之间的电位差，根据其检测结果，控制上述第5晶体管和上述第7晶体管的导通状态；和第2检测晶体管，检测上述输入端子与上述输出端子之间的电位差，根据其检测结果，与第1检测晶体管互补地控制上述第6晶体管和上述第8晶体管的导通状态。
3.根据权利要求1或2所述的输出电路，其特征在于，进一步设置了与上述第5晶体管并联连接的第9晶体管；与上述第6晶体管并联连接的第10晶体管；第1控制晶体管，根据上述第1节点的电位，控制上述第10晶体管的导通状态，以及上述第3节点的电位；第2控制晶体管，根据上述第3节点的电位，与上述第1控制晶体管互补地控制上述第9晶体管的导通状态，以及上述第1节点的电位。
4.根据权利要求1～3的任意一项所述的输出电路，其特征在于，进一步设置了输出停止部，根据控制信号将上述第1节点和上述第3节点设定为固定电位，使上述第1输出晶体管和上述第2输出晶体管同时成为非导通状态。
5.根据权利要求4所述的输出电路，其特征在于，上述输出停止部由多个晶体管构成，该多个晶体管分别与上述第1节点和第3节点连接，根据上述控制信号把上述第1节点和上述第3节点设定为上述固定电位。
6.一种显示装置，其特征在于，包括具有多个显示元件的显示板、和驱动上述显示板的驱动部，上述驱动部构成为，利用权利要求1～5中的任意一项所述的输出电路的输出级的输出，对上述显示元件进行电压驱动。
7.根据权利要求6所述的显示装置，其特征在于，上述显示板由液晶板、或有机电致发光板构成。
全文摘要
本发明提供一种输出电路以及使用了该输出电路的显示装置，不需要增大电路规模，即可实现高通过速率和低功耗。在高通过速率输出电路中，由NMOS(93－1)和PMOS(93－2)检测IN与OUT之间的电位差，使输出级(80)的PMOS(81)和NMOS(82)深度饱和导通，并且只在输出变化时补充差动输入级(50)的电流，由此可在不增加静态消耗电流的情况下实现通过速率的高速化。另外，由于只在对与OUT连接的负载充放电时增加差动电流，所以可适应范围宽的负载。对输出级(80)的贯通电流的对策，尽管是应对高通过速率，但也可以减小充放电时的输出级(80)的贯通电流，并且可减少过冲、下冲，以及实现短的建立时间。
文档编号G09G3/20GK101013562SQ20061016808
公开日2007年8月8日 申请日期2006年12月18日 优先权日2006年1月30日
发明者佐藤诚则 申请人:冲电气工业株式会社