缓冲器电路及显示器的制作方法

专利名称：缓冲器电路及显示器的制作方法
技术领域：
本发明涉及一种模拟缓冲器电路，尤指一种可补偿低温多晶硅工艺制造 的模拟缓冲器电路所产生的元件变动能力。
背景技术：
功能先进的显示器已逐渐成为现今消费电子产品的重要特色，其中液晶
显示器已经逐渐为各种电子设备如电视、移动电话、个人数字助理(PDA)、 数码相机、计算机屏幕或笔记本电脑屏幕所广泛应用。低温多晶硅(Low Temperature Poly-Silicon， LTPS)液晶显示器是目前消费性产品开发的主流， 主要应用于高度整合特性与高画质显示器。
请参阅图1，图1为现有技术的液晶显示器10的功能方块图。液晶显示 器10包含液晶显示面板12、栅极驱动器(gate driver)14以及源极驱动器 (source driver)l6。液晶显示面板12包含多个像素(pixe1)20，而每一个像素包 含三个分别代表红绿蓝(RGB)三原色的像素单元构成。以一个1024 x 768分 辨率的液晶显示面板12来说，共需要1024x768x3个像素单元组合而成。栅 极驱动器14输出扫描信号使得每一列的晶体管22依序开启，同时源极驱动 器16则输出对应的数据信号至一整列的像素单元使其充电到各自所需的电 压，以显示不同的灰阶。
在目前的液晶显示面板设计中，栅极驱动器14等效上为位移暂存器(shift register),其目的即每隔一固定间隔输出扫描信号至液晶显示面板12。以一 个1024 x 768分辨率的液晶显示面板12以及60Hz的更新频率为例，每一个 画面的显示时间约为l/60=16.67ms。所以每一个扫描信号的脉波宽度约为 16.67ms〃68=21.7ns。而源极驱动器16则在这21.7ps的时间内，将像素单元 充放电到所需的电压，以显示出相对应的灰阶。
请参阅图2，图2为图1所示液晶显示面板的像素以及源极驱动器的等 效电路图。源极驱动器16包含数字模拟转换器161以及模拟缓冲器162，液晶显示面板12的每一像素单元可等效为电阻R以及电容C(视为液晶电容) 的电路组合。源极驱动器16的数字模拟转换器(Digital to Analog Converter, DAC)161会将数字数据信号转换成对应的模拟电压，最后再经由模拟缓冲器 162输出偏压电流使得像素单元的电容C充电至所要电压电平，以使得电容 C之间的液晶分子依据电压电平转动而显示不同的灰阶。传统的模拟缓冲器 162如图2所示。源极驱动器16的驱动能力取决于输出电阻以及偏压电流 (bias current)大小，但是作为利用源极驱动器16输出级的模拟缓冲器则受制 于晶体管工艺的影响，使得晶体管的临界电压(threshold voltage)在大震荡电 压范围下会有变动而影响显示品质。尤其采用低温多晶硅工艺生产的液晶显 示器更需解决这样的问题。因此，开发一种可补偿晶体管变动能力的模拟转 换器电路是有必要的。

发明内容
本发明提供一种缓冲器电路，包含输入端与输出端，该输入端用以接收 输入信号电压，该输出端用以输出数据信号电压，该缓冲器电路包含驱动电 路、偏压电路、第一开关单元、第二开关单元、第三开关单元、第四开关单 元、第五开关单元、第六开关单元、第一电容以及第二电容。该驱动电路包 含控制端。该偏压电路用来将该驱动电路的输出偏压于参考电压。该第一开 关单元耦接于该驱动电路的控制端以及该参考电压，根据第一开关信号导 通。该第二开关单元耦接于第一节点以及第二节点之间，根据该第一开关信 号导通。该第三开关单元耦接于该输入端以及该第二节点之间，根据第二开 关信号导通。该第四开关单元耦接于该第一节点以及第三节点之间，根据该 第二开关信号导通。该第五开关单元耦接于该输入端以及该第三节点之间， 根据第三开关信号导通。该第六开关单元耦接于该第一节点以及该输出端之 间，根据该第三开关信号导通。该第一电容耦接于该驱动电路的控制端以及 该第二节点之间。该第二电容耦接于该驱动电路的控制端以及该第三节点之 间。
如上所述的缓冲器电路，其中该偏压电路为源极随耦器。 如上所述的缓冲器电路，其中该偏压电路包含NMOS晶体管，其包含 漏极以及栅极，该NMOS晶体管的漏极耦接于该第一节点；第七开关单元，耦接于该参考电压以及该NMOS晶体管的栅极，用来于接收第四开关信号吋 开启；以及PMOS晶体管，其包含漏极以及栅极，该PMOS晶体管的漏极 耦接于该NMOS的栅极，该PMOS晶体管的栅极受控于该第四开关信号。 如上所述的缓冲器电路，其中该显示器为低温多晶硅液晶显示器。 本发明的另一实施例提供一种显示器，其包含显示面板以及多个缓冲器 电路。该显示面板包含多个像素单元组，用来显示图像。每一缓冲器电路对 应于所述多个像素单元组的一个像素单元组，用来于输入端接收输入信号电 压并由输出端输出数据信号电压至对应的像素单元组。每一缓冲器电路包含 驱动电路、偏压电路、第一开关单元、第二开关单元、第三开关单元、第四 开关单元、第五开关单元、第六开关单元、第一电容以及第二电容。该驱动 电路包含控制端。该偏压电路用来将该驱动电路的输出偏压于参考电压。该 第一幵关单元耦接于该驱动电路的控制端以及该参考电压，根据第一开关信 号导通。该第二开关单元耦接于第一节点以及第二节点之间，根据该第一开 关信号导通。该第三开关单元耦接于该输入端以及该第二节点之间，根据第 二开关信号导通。该第四开关单元耦接于该第一节点以及第三节点之间，根 据该第二开关信号导通。该第五开关单元耦接于该输入端以及该第三节点之 间，根据第三开关信号导通。该第六开关单元耦接于该第一节点以及该输出 端之间，根据该第三开关信号导通。该第一电容耦接于该驱动电路的控制端 以及该第二节点之间。该第二电容耦接于该驱动电路的控制端以及该第三节 点之间。
如上所述的显示器，其中该偏压电路为源极随耦器。
如上所述的显示器，其中该偏压电路包含NMOS晶体管，其包含漏极 以及栅极，该NMOS晶体管的漏极耦接于该第一节点；第七开关单元，耦接 于该参考电压以及该NMOS晶体管的栅极，用来于接收第四开关信号时开 启；以及PMOS晶体管，其包含漏极以及栅极，该PMOS晶体管的漏极耦 接于该NMOS的栅极，该PMOS晶体管的栅极受控于该第四开关信号。
如上所述的显示器，其中每一像素单元组包含第一像素、第二像素以及 第三像素，该第一像素、该第二像素以及该第三像素接耦接于对应的缓冲器 电路的输出端。
如上所述的显示器，其还包含第一切换单元，耦接于该第一像素以及该对应的缓冲器电路的输出端之间，用来于接收第一切换信号时，导通该对 应的缓冲器电路输出的该数据信号屯压至该第一像素；第二切换单元，耦接 于该第二像素以及该对应的缓冲器电路的输出端之间，用来于接收第二切换 信号时，导通该对应的缓冲器电路输出的该数据信号电压至该第二像素；以 及第三切换单元，耦接于该第三像素以及该对应的缓冲器电路的输出端之 间，用来于接收第三切换信号时，导通该对应的缓冲器电路输出的该数据信 号电压至该第三像素。
如上所述的显示器，其中该第一切换信号、该第二切换信号以及该第三 切换信号的触发时间皆不相同。
如上所述的显示器，其中该显示面板为低温多晶硅液晶显示面板。 本发明能提升输出至像素单元的模拟数据电压值的准确性和对数据线 的驱动能力，縮短数据线的充电时间。


图1为现有技术的液晶显示器的功能方块图。
图2为图1所示液晶显示面板的像素以及源极驱动器的等效电路图。 图3为本发明第一实施例的缓冲器电路以及对应的像素单元的等效电路图。
图4为图3所示的缓冲器电路的各开关单元接收开关信号的时序图。 图5为本发明第二实施例的缓冲器电路200以及对应的像素单元的等效 电路图。
图6为图5的缓冲器电路各开关信号以及切换信号的时序图。 图7为本发明的缓冲器电路与现有技术的缓冲器电路的输入电压与输出 电压标准差的关系图。
其中，附图标记说明如下
10 液晶显示器 12 液晶显示面板
14栅极驱动器 16 源极驱动器
20像素 161 数字模拟转换器
162缓冲器电路 100 液晶显示器
111第一开关单元 112 第二开关单元113 第三开关单元
115第五开关单元 117 切换单元
114 116 202
第四开关单元 第六开关单元 NMOS晶体管
204 第七开关单元206PMOS晶体^
具体实施例方式
请参阅图3，图3为本发明第一实施例的缓冲器电路100以及对应的像 素单元的等效电路图。缓冲器电路100可应用于液晶显示器的源极驱动器之 内，作为源极驱动器的输出电路。当源极驱动器的数字模拟转换器将数字数 据信号转换成对应的模拟数据电压后，最后会经由缓冲器电路ioo输出至液 晶显示面板的各个像素单元以显示不同的灰阶。源极驱动器包含多个缓冲器 电路IOO，每一缓冲器电路100可耦接于至少一个像素单元，在本实施例中， 缓冲器电路100耦接三个像素单元Pr、 Pg、 Pb。每一像素单元Pr、 Pg、 Pb 的等效电路分别包含切换单元ASW一R、 ASW一G、 ASW一B、电阻负载Rload 以及液晶电容Cload。以像素单元Pr为例，当像素单元Pr的液晶电容Coad 在对应的切换单元ASW一R接收到第一切换信号ASW[R]而导通时，缓冲器 电路100输出的模拟数据电压Vout—R会对液晶电容Cload充电，使液晶电 容Cload达到至模拟数据电压Vout—R的电平，而液晶电容Cload即依据共 电压Vcom以及模拟数据电压Vout—R的压差调整其中的液晶分子转动方向， 以显示不同的灰阶。缓冲器电路100包含输入端IN与输出端OUT，输入端 IN用以接收输入信号电压，输出端OUT用以输出数据信号电压。缓冲器电 路100包含驱动电路Td、偏压电路Tb、第一开关单元lll、第二开关单元 112、第三开关单元113、第西开关单元114、第五开关单元115、第六开关 单元116、第一电容Cl以及第二电容C2。偏压电路Tb可视为源极随耦器 (source follower)。每一像素单元Pr、 Pg、 Pb另包含切换单元117，用来于接 收切换信号SW时导通。
请一并参阅图3以及图4，图4系图3所示的缓冲器电路100的各开关 单元接收开关信号的时序图。驱动电路Td以及偏压电路Tb可为晶体管。驱 动电路Td的漏极耦接第一电源电压Vdd，其控制端(在本实施例为晶体管的 栅极)耦接于参考电压(在本实施例为接地电压GND)。偏压电路Tb的控制端(在本实施例为晶体管的栅极)耦接于参考电压，其源极则耦接于第二电源电
压Vss。第一开关单元111耦接于驱动电路Td的控制端以及接地电压GND， 第二开关单元112耦接于第一节点N1以及第二节点N2之间。开关单元111、 112皆依据第一开关信号Sl导通(tum on)。第三开关单元113耦接于输入端 IN以及第二节点N2之间，第四开关单元114耦接于第一节点Nl以及第三 节点N3之间，开关单元113、 114皆根据第二开关信号S2导通。第五开关 单元115耦接于输入端IN以及第三节点N3之间，第六开关单元116耦接于 第一节点N1以及输出端OUT之间，开关单元U5、 116根据第三开关信号 S3导通。第一电容Cl耦接于驱动电路Td的控制端以及第二节点N2之间， 第二电容C2耦接于驱动电路Td的控制端以及第三节点N3之间。
由于每个缓冲器电路100依序对像素单元充电，且其运作方式相同，因 此以下将以像素单元Pr与缓冲器电路100的运作做说明，而不再赘述其它像 素单元的运作。在图4中，在时段T0-T3期伺，开关单元ASW—R会接收开 关信号ASW[R]而关闭导通，此时，缓冲器电路100的输出会传送至像素单 元Pr，同时，开关单元ASW一G、开关单元ASW—B则是开启状态，因此缓 冲器电路100的输出不会传送至像素单元Pg、 Pb。
在时段T0-T2期间，因为第三开关信号S3处于低电压电平，所以开关 单元115、 116都会开启而不导通，此时缓冲器电路100的输出不会传送至 像素单元Pr。但是在时段T0-T1期间，开关信号S1会处于高电压电平，而 开关信号S2处于低电压电平，所以开关单元lll、 112会关闭导通，而开关 单元113、 114则是开启而不导通，这导致驱动电路Td的栅极以及源极间的 压差IVgsl会储存到第一电容Cl。在时段T1-T2期间，开关信号S1会处于低 电压电平，而开关信号S2处于高电压电平，所以开关单元lll、 112会开启 而不导通，而开关单元113、 114则是关闭而导通，这导致来自输入端IN的 模拟数据电压Vin会施加于第一电容Cl，且因电容耦合效应而使节点N1的 电位也提高成Vin+|Vgs|。此时，节点N3的电位会因为驱动电路Td的栅极 以及源极间的压差IVgsl而等于Vin(Vin+|Vgs|-|Vgsj)，且驱动电路Td的栅极 以及源极间的压差IVgsl也会储存到第二电容C2。
因为时段T0-T2并非像素单元Pr的显示时段，这时，切换单元117会 因切换信号SW亦处于高电压电平而关闭导通，使得液晶电容Cload放电以释放前一显示时段所残存的模拟数据电压。
接下来，在时段T2-T3期间，第三开关信号S3处于高电压电平，所以 开关单元115、 116都会关闭而导通，此时缓冲器电路100的输出会传送至 像素单元Pr。同时，开关信号Sl、S2皆处于低电压电平，所以开关单元111-114 皆为开启而不导通。此时来自输入端IN的模拟数据电压Vin会施加于第二 电容C2，且因电容耦合效应而使节点N1的电位也提高成Vin+IVgsl。此时， 节点N3的电位会因为驱动电路Td的栅极以及源极间的压差IVgsl而等于 Vin(=Vin+iVgs|-|Vgs|)。由于开关单元116以及ASW一R此时皆关闭导通，所 以液晶电容Cload会因为输出端OUT的电压Vout(等于N3的电位Vin)开始 而充电。由于输出端OUT的电压Vout单纯等于输入端IN所输入的模拟数 据电压Vin，与驱动电路Td的临界电压Vth无关。接下来，时段T4-T6期间， 开关单元ASW—G会因为开关信号ASW[G]处于高电压电平而关闭导通，此 时，缓冲器电路100的输出会传送至像素单元Pb，同时，开关单元ASW—R、 开关单元ASW—B则是开启状态，因此缓冲器电路100的输出不会传送至像 素单元Pr、 Pb。之后缓冲器电路100的运作机制如前所述，在此不再赘述。
请一并参阅图5以及图6，图5为本发明的第二实施例的缓冲器电路200 以及对应的像素单元的等效电路图，图6为图5的缓冲器电路各开关信号以 及切换信号的时序图。缓冲器电路200与缓冲器电路100的差别在于偏压电 路Td的结构不同，而缓冲器电路200与缓冲器电路100具有相标号相同的 元件，其功能与运作方式皆相同。缓冲器电路200的偏压电路Td包含NMOS 晶体管202、第七开关单元204以及PMOS晶体管206。 NMOS晶体管202 包含漏极以及栅极，NMOS晶体管202的漏极耦接于第一节点Nl。第七开 关单元204耦接于参考电压以及NMOS晶体管202的栅极，用来于接收第四 开关信号S4时关闭。PMOS晶体管206包含漏极以及栅极，PMOS晶体管 206的漏极耦接于NMOS202之栅极，PMOS晶体管206的栅极受控于第四 开关信号S4。在时段T0-T3时，第四开关信号S4处于高电压电平，也就是 每当像素单元需要输入模拟数据电压时，偏压电路Tb才会提供参考电压， 使得驱动电路Td的输出偏压于该参考电压。换言之，缓冲器电路200的偏 压电路Tb是周期性地提供参考电压，不像缓冲器电路100的偏压电路Td是 一直提供稳定的参考电压。所以缓冲器电路200的结构相较于缓冲器电路100更能减少直流功率消耗。
请参阅图7，图7为本发明的缓冲器电路与现有技术的缓冲器电路的输 入电压与输出电压之间压差的标准差的关系图，其中曲线A表示现有技术的 缓冲器电路的输入电压与输出电压之间压差的标准差，曲线B表示本发明缓 冲器电路的输入电压与输出电压标准差。从图6中可以观察到，本发明的缓 冲器电路的输出电压与输出电压之间压差的标准差的差异较小，这表示利用 本发明缓冲器电路，输入电压Vin几乎完全等于输出电压Vout。反观现有技 术的缓冲器电路因临界电压的影响，所以输入电压与输出电压的变化较大。
综上所述，本发明的缓冲器电路可确保源极驱动器的输出不受晶体管的 临界电压影响，提升输出至像素单元的模拟数据电压值的准确性，连带提供 对数据线的驱动能力，縮短数据线的充电时间。而且本发明因为结构简单， 可节省电路布局(Layout)的面积。
虽然本发明已以实施例公开如上，然其并非用以限制本发明，任何本领 域技术人员在不脱离本发明的精神和范围内，当可作各种变更与修饰，因此 本发明的保护范围当视所附的权利要求书所界定的范围为准。
权利要求
1. 一种缓冲器电路，包含输入端与输出端，该输入端用以接收输入信号电压，该输出端用以输出数据信号电压，该缓冲器电路包含驱动电路，其包含控制端；偏压电路，用来将该驱动电路的输出偏压于参考电压；第一开关单元，耦接于该驱动电路的控制端以及该参考电压，根据第一开关信号导通；第二开关单元，耦接于第一节点以及第二节点之间，根据该第一开关信号导通；第三开关单元，耦接于该输入端以及该第二节点之间，根据第二开关信号导通；第四开关单元，耦接于该第一节点以及第三节点之间，根据该第二开关信号导通；第五开关单元，耦接于该输入端以及该第三节点之间，根据第三开关信号导通；第六开关单元，耦接于该第一节点以及该输出端之间，根据该第三开关信号导通；第一电容，耦接于该驱动电路的控制端以及该第二节点之间；以及第二电容，耦接于该驱动电路的控制端以及该第三节点之间。
2. 如权利要求1所述的缓冲器电路，其中该偏压电路为源极随耦器。
3. 如权利要求l所述的缓冲器电路，其中该偏压电路包含NMOS晶体管，其包含漏极以及栅极，该NMOS晶体管的漏极耦接于 该第一节点；第七开关单元，耦接于该参考电压以及该NMOS晶体管的栅极，用来于 接收第四开关信号时开启；以及PMOS晶体管，其包含漏极以及栅极，该PMOS晶体管的漏极耦接于该 NMOS的栅极，该PMOS晶体管的栅极受控于该第四开关信号。
4. 如权利要求1所述的缓冲器电路，其中该显示器为低温多晶硅液晶显 示器。
5. —种显示器，其包含显示面板，包含多个像素单元组，用来显示图像；多个缓冲器电路，每缓冲器电路对应于所述多个像素单元组的像素单元 组，用来在输入端接收输入信号电压并由输出端输出数据信号电压至对应的 像素单元组，每缓冲器电路包含驱动电路，其包含控制端；偏压电路，用来用来将该驱动电路的输出偏压于参考电压；第一开关单元，耦接于该驱动电路的控制端以及该参考电压，用来 于接收第一开关信号时导通；第二开关单元，耦接于第一节点以及第二节点之间，用来在接收该 第一开关信号时导通；第三开关单元，耦接于该输入端以及该第二节点之间，用来在接收 第二开关信号时导通；第四开关单元，耦接于该第一节点以及第三节点之间，用来在接收 该第二开关信号时导通；第五开关单元，耦接于该输入端以及该第三节点之间，用来在接收 第三开关信号时导通；第六开关单元，耦接于该第一节点以及该输出端之间，用来在接收 该第三开关信号时导通；第一电容，耦接于该驱动电路的控制端以及该第二节点之间；以及第二电容，耦接于该驱动电路的控制端以及该第三节点之间。
6. 如权利要求5所述的显示器，其中该偏压电路为源极随耦器。
7. 如权利要求5所述的显示器，其中该偏压电路包含NMOS晶体管，其包含漏极以及栅极，该NMOS晶体管的漏极耦接于 该第一节点；第七开关单元，耦接于该参考电压以及该NMOS晶体管的栅极，用来于 接收第四开关信号时开启；以及PMOS晶体管，其包含漏极以及栅极，该PMOS晶体管的漏极耦接于该 NMOS的栅极，该PMOS晶体管的栅极受控于该第四开关信号。
8. 如权利要求5所述的显示器，其中每一像素单元组包含第一像素、第 二像素以及第三像素，该第一像素、该第二像素以及该第三像素接耦接于对应的缓冲器电路的输出端。
9. 如权利要求8所述的显示器，其还包含第一切换单元，耦接于该第一像素以及该对应的缓冲器电路的输出端之 间，用来于接收第一切换信号时，导通该对应的缓冲器电路输出的该数据信 号电压至该第一像素；第二切换单元，耦接于该第二像素以及该对应的缓冲器电路的输出端之 间，用来于接收第二切换信号时，导通该对应的缓冲器电路输出的该数据信 号电压至该第二像素；以及第三切换单元，耦接于该第三像素以及该对应的缓冲器电路的输出端之 间，用来于接收第三切换信号时，导通该对应的缓冲器电路输出的该数据信 号电压至该 第三像素。
10. 如权利要求9所述的显示器，其中该第一切换信号、该第二切换信号以及该第三切换信号的触发时间皆不相同。
11. 如权利要求5所述的显示器，其中该显示面板为低温多晶硅液晶显示 面板。
全文摘要
提供一种缓冲器电路及显示器，该缓冲器电路包含驱动电路、偏压电路、第一开关单元、第二开关单元、第三开关单元、第四开关单元、第五开关单元、第六开关单元、第一电容以及第二电容。第一开关单元和第二开关单元根据第一开关信号导通。第三开关单元与第四开关单元根据第二开关信号导通。第五开关单元与第六开关单元根据第三开关信号导通。第一电容用来在第一开关信号处于高电压电平时，储存驱动电路的压差，而第二电容用来在第二开关信号处于高电压电平时，储存驱动电路的压差。缓冲器电路的输出在第三开关信号处于高电压电平时，会因为第二电容储存的压差的抵消而与输入电压一致。本发明能提升输出至像素单元的模拟数据电压值的准确性。
文档编号G09G3/36GK101286736SQ20081010790
公开日2008年10月15日 申请日期2008年5月21日 优先权日2008年5月21日
发明者白承丘 申请人:友达光电股份有限公司